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计时器Verilog

一般编程问题

下载此实例
  • 开发语言:Others
  • 实例大小:0.83M
  • 下载次数:8
  • 浏览次数:167
  • 发布时间:2020-09-06
  • 实例类别:一般编程问题
  • 发 布 人:robot666
  • 文件格式:.zip
  • 所需积分:2
 

实例介绍

【实例简介】
Quartus实现 计时器 Verilog语言 可直接在DE2上运行
【实例截图】
【核心代码】
counter
└── counter
├── counter.bsf
├── counter.qpf
├── counter.qsf
├── counter.qsf.bak
├── counter.qws
├── counter.v
├── counter.v.bak
├── db
│   ├── counter.(0).cnf.cdb
│   ├── counter.(0).cnf.hdb
│   ├── counter.ace_cmp.bpm
│   ├── counter.ace_cmp.cdb
│   ├── counter.ace_cmp.hdb
│   ├── counter.asm_labs.ddb
│   ├── counter.asm.qmsg
│   ├── counter.asm.rdb
│   ├── counter.cbx.xml
│   ├── counter.cmp0.ddb
│   ├── counter.cmp1.ddb
│   ├── counter.cmp.bpm
│   ├── counter.cmp.cdb
│   ├── counter.cmp.hdb
│   ├── counter.cmp.idb
│   ├── counter.cmp.kpt
│   ├── counter.cmp.logdb
│   ├── counter.cmp_merge.kpt
│   ├── counter.cmp.rdb
│   ├── counter.db_info
│   ├── counter.eco.cdb
│   ├── counter.fit.qmsg
│   ├── counter.hier_info
│   ├── counter.hif
│   ├── counter.ipinfo
│   ├── counter.lpc.html
│   ├── counter.lpc.rdb
│   ├── counter.lpc.txt
│   ├── counter.map.ammdb
│   ├── counter.map_bb.cdb
│   ├── counter.map_bb.hdb
│   ├── counter.map_bb.logdb
│   ├── counter.map.bpm
│   ├── counter.map.cdb
│   ├── counter.map.hdb
│   ├── counter.map.kpt
│   ├── counter.map.logdb
│   ├── counter.map.qmsg
│   ├── counter.map.rdb
│   ├── counter.pplq.rdb
│   ├── counter.pre_map.hdb
│   ├── counter.pti_db_list.ddb
│   ├── counter.root_partition.map.reg_db.cdb
│   ├── counter.routing.rdb
│   ├── counter.rtlv.hdb
│   ├── counter.rtlv_sg.cdb
│   ├── counter.rtlv_sg_swap.cdb
│   ├── counter.sgdiff.cdb
│   ├── counter.sgdiff.hdb
│   ├── counter.sld_design_entry_dsc.sci
│   ├── counter.sld_design_entry.sci
│   ├── counter.smart_action.txt
│   ├── counter.sta_cmp.6_slow.tdb
│   ├── counter.sta.qmsg
│   ├── counter.sta.rdb
│   ├── counter.syn_hier_info
│   ├── counter.tis_db_list.ddb
│   ├── counter.vpr.ammdb
│   ├── logic_util_heursitic.dat
│   └── prev_cmp_counter.qmsg
├── incremental_db
│   ├── compiled_partitions
│   │   ├── counter.db_info
│   │   ├── counter.root_partition.cmp.ammdb
│   │   ├── counter.root_partition.cmp.cdb
│   │   ├── counter.root_partition.cmp.dfp
│   │   ├── counter.root_partition.cmp.hdb
│   │   ├── counter.root_partition.cmp.kpt
│   │   ├── counter.root_partition.cmp.logdb
│   │   ├── counter.root_partition.cmp.rcfdb
│   │   ├── counter.root_partition.map.cdb
│   │   ├── counter.root_partition.map.dpi
│   │   ├── counter.root_partition.map.hbdb.cdb
│   │   ├── counter.root_partition.map.hbdb.hb_info
│   │   ├── counter.root_partition.map.hbdb.hdb
│   │   ├── counter.root_partition.map.hbdb.sig
│   │   ├── counter.root_partition.map.hdb
│   │   └── counter.root_partition.map.kpt
│   └── README
└── output_files
├── counter.asm.rpt
├── counter.cdf
├── counter.done
├── counter.fit.rpt
├── counter.fit.smsg
├── counter.fit.summary
├── counter.flow.rpt
├── counter.jdi
├── counter.map.rpt
├── counter.map.smsg
├── counter.map.summary
├── counter.pin
├── counter.pof
├── counter.sof
├── counter.sta.rpt
└── counter.sta.summary

5 directories, 100 files

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计时器Verilog

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