verilog HDL实现双线性插值视频缩放

【实例简介】
该文档里包含verilog语言编写的双线性插值实现图像缩放的算法
【实例截图】
【核心代码】
VerilogHDL实现双线性插值视频实时缩放，源码及说明文档
└── video_stream_scaler
└── trunk
├── doc
│   ├── src
│   │   ├── Block Diagram.vsd
│   │   └── Video Stream Scaler Specifications.doc
│   └── Video Stream Scaler Specifications.pdf
├── rtl
│   └── verilog
│   └── scaler.v
└── sim
└── rtl_sim
├── scaler.cr.mti
├── scaler.mpf
├── scaler_tb.v
├── scaler.v
├── src
│   ├── input1280x1024boxdiag.bmp
│   ├── input1280x1024boxdiagRGB.raw
│   ├── input1280x1024RGB.raw
│   ├── input640x512_21extraRGB.raw
│   ├── input640x512boxdiag.bmp
│   ├── input640x512boxdiagRGB.raw
│   ├── input640x512RGB.raw
│   └── input.tif
├── vsim.wlf
└── work
├── _info
├── ram@dual@port
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.asm
│   └── verilog.rw
├── ram@fifo
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.asm
│   └── verilog.rw
├── scaler@test
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.asm
│   └── verilog.rw
├── scaler@testbench
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.asm
│   └── verilog.rw
├── stream@scaler
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.asm
│   └── verilog.rw
├── _temp
│   ├── vlog3i6qcw
│   ├── vlog9xyg7b
│   ├── vlogg3009s
│   └── vloggjv0st
└── _vmake

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