实例介绍
【实例简介】
浅谈ov7670的基础知识和寄存器配置，适合新手入门阅读
艾曼电子披术文裆 2013-2-21 Http://amfpga.TaobaO.cOm Power supply (VDD-C- 1.8 VDC +10%)for digital 15 DVDD Power output drive 16 HREF Output HREF output Power Down Mode Selection- active high, internal Function PWDN pull-down resistor. 0: Normal mode 1: Power down (default=0) mo 18 VSYNC Output Vertical sync output Clears all registers and resets them to their Function 19 RESET default values. Active high, internal pull-down (default= 0) resistor 20 SIO C Input SCCB serial interface clock input AVDD Power Analog power supply (VDD-A-2 45 to 2.8 VDC) 22 SIO D T/0 SCCB serial interface data 1/0 AGND Power nalog ground 24 2.Ov7670功能模块图 3/23 曼电子披术文档 2013-2-21http://amfpga.taObao.Com 1 Generator 3 eheegscalerFIFoVideo DSP Port D[:0 5060Hz Aute wnNe SLr Column Sense Amp 日 xposure/Gain 4 Video Timing Generator SCCB Interface XCLK STROBE HREF PCLK VSYNC RESETE PWDN SIO C SIO D 图3oV7670功能模块图(源自于OV7670 Preliminary Datasheet Version1.4Page2) 由图3可知,模块由5大部分构成,分别是,1:图像模数转换( Analog processing);2: 测试图案发生器( Test Pattern generator);3:数据输出;4:656X488图像传感器整列;5: SCCB通信接口。 3.1 Image Sensor Array Ov7670传感器阵列为656X488,总共有320,128像素点,其中有效的为640X480, 总共是307,200像素。 2.2 Timing generator 有以下功能 1)图像阵刎控制和图像帧产生 2)内部时序信号产生和分发 )帧率时序 4)自动曝光控制(AEC)相关寄存器 (COM1=0x04: AECHH=OXO7: AECH=Ox10, COM8=0x13) 5)外部时序输出( VSYNCHREF/ HSYNO,和PCLK) 4/23 艾曼电子披术文裆 2013-2-21 Http://amfpga.TaobaO.cOm oV7670摄像头怎么用 1.摄像头硬件电路 所使用摄像头的电路原理图如图4所示。U1为OV7670摄像头传感器,采用BGA 封装。P1为外部接口,信号电平为33VTTL,可以跟3.3V电平的外设直接连接。 VCC为33V电压。在电路上特别要注意的是,SCCB的两根信号线SO_D,SOC需 要上拉47K电阻。图5为摄像头模块实物图 UI VCC AVDD SIO D A2AVDD SIO C SIO D asSOc DinAS GND VREF AGND B GND D2 PCLK IRER STROBE E1 PCLK STRO XCLK E4 ⅩCLK DOVDD RESET# SIO C DOGND RESET# F3 DOGND F4 VREE2 . r4 DVDD GAD 104 VREFI 104 VC 经: XCLK 10 D6 12 16 图4OV7670摄像头模块电路原理图 /23 曼电子披术文档 2013-2-21http://amfpga.taObao.Com C1 C2R1 O:H O REU.1 C8 2oooooooop6 ao0ooooos 图50v7670摄像头模块实物图 2.O7670接口时序 OV7670接口时序包括两部分:1)SCCB接口时序;2)图像数据输出时序; 21SCCB接口 2-Wire SCCB Functional Block Diagram SIO C Master Device SIO D Slave Device 图6SCCB功能图 SCB是欧姆尼图像技术公司( Omnivision)开发的一科总线,并广泛的应用于0V系列图 像传感器上。SCCB是一种3线的总线,它由 SCCB E、SI0C、SI0D组成。在为了减少引脚的芯 片上缩减为2根线,SI0C和SI0D。 2.2起始和终止时序 Start of Transmission SCCB E SIO C PRC SIO 图7SCCB起始信号 6/23 曼电子披术文档 2013-2-21http://amfpga.taObao.Com 在启动传输过程中有两个时间参数,tPRA和tPRC,tPRC被定义为SIoD预充电时间,这表 明SIOD必须先于 SCCB E被拉高的时间,最小值为15ns,tPRA被是指在SIO_D拉低之 前,SIOE被拉低的时间,不能小于1.25us。 数据传输的终止 Transmission SCCB E SIO C Psc SIO D 图8SCCB终止信号 tPSC是SCCB-一E上升沿,SIO_D保持逻辑高电平的时间,最小为15ns; tPsA是SIo_D上升沿, SCCB E必须保持低电平的时间,最小为0ns 2.3SCCB写时序 写时序由3相构成。先写设各地址,再写寄存器地址,最后写寄存器的值,即1 D-Address+SUB- Address +W-Data.OV7670的设备地址为0x42,最后一位用来判断读写,即读的时候为0×43 3-Phase Write Transmission Cycle 0一 Phase 1 Phase 2 Phase 3 Phase 1-ID Address ase SCCB E SIO C 0: Write 1: Read SIO D SICO OE M SI00 OE S 7/23 曼电子披术文档 2013-2-21http://amfpga.taObao.Com Phase 2- Sub-address(3-Phase Write Transmission) Phase 2 SCCB E SIO0 OE M SIO0 OE S 图9SCCB读写传输时序图 每次发送8个数据,SDAT设置为输入,接收一个从机反馈的信号。依次发送ID- Address+SUB- Address+ W-Data 2.4SCCB读时序 读时序由4相构成,分别是 ID Address+Sub- Address+ ID Address+ Read data。 2-Phase Write Transmission Cycle 2-Phase Read transmission cycle ID Address Sub-address ID Address Read Dat Phase 1 Phase 2 Phase 1 Phase 2 手册中特别提到, There must be either a 3-phase or a 2-phase write transmission cycle asserted ahead of a 2-phase read transmission cycle. The 2-phase read transmission cycle(see Figure 3-7) has no ability to identify the sub-address. The 2-phase write transmission cycle contains read data of 8 bits and a ninth Don' t-Care bit or na bit The master must drive the na bit at logical 1 也就是在 Read data环节里,有个NA,即第9位要驱动S|O_D为高电平 3.SCCB的 Verilog程序解析 if(WR) //12C Write: ID-Address SUB-Address +w-Data hegIn case(SD COUNTEr) //IDLE 6do begin SCLK <=1: 2CB|T<=1 8/23 艾曼电子披术文裆 2013-2-21 Http://amfpga.TaobaO.cOm ACKW1<=1: ACKW2<=1, ACKW3<=1: ACKR1<=1: ACKR2<=1: ACKR3<=1: END<=O end //Start 6d1: begi SCLK <=1. 12C_BT<=1; ACKW1<=1: ACKW2<=1, ACKW3<=1 END <=O e 6d2:|2CBT<=0; //12C SDAT=0 6d3 SCLK<=0 //12C SCLK=0 //SLAVE ADDR--ACK1 6d4 12C_BIT <= 12C_WDATA[23]; //Bit8 6'd5 12C BIT<=12C WDATA[22]; //Bit7 6d6: 12C BIT<=12C WDATA[21]; //Bit6 6'd7 12C BIT <=12C WDATA[20]; //Bit5 6d8:12C8T<=2 WDATA[9;/|t4 6 d9 12C BIT <=12C WDATA[18];//Bit3 6d10: 12C bIT < |2C WDaTA[17 ;//Bit2 6d11: 12C BIT <=12C WDATA[16];//Bit1 6d12:|2CBT<=0; //High-Z, Input 6d13: ACKW1 <=12C SDAT //ACK1 6'd14:2CBT<=0 //Delay //SUB ADDR--ACK2 9/23 艾曼电子披术文裆 2013-2-21 Http://amfpga.TaobaO.cOm 6'd15: 12C_BIT <=12C_ WDATA[15]; //Bit8 6'd16: 12C_ BIT <=12C_WDATA[14]; //Bit7 6'd17: 12C_BIT <=12C_WDATA[13]; //Bit6 6'd18: 12C_BIT <=12C_WDATA[12]; //Bit5 6d19:12C_BT<=12 C WDATA[11];//Bt4 6'd20: 12C BIT <=12C WDATA[10]; //Bit3 6'd21: 12C BIT < 12C WdatA[9];//Bit2 6'd22: 12C_BIT <=12C WDATA[8];//Bit1 6d23:2CBT<=0: //High-Z, Input 6'd24: ACKW2 <=12C SDAT; // ACK2 6′d25:|2CB|T<=0; //Delay //rite DATA--ACK3 6'd26: 12C_BIT<=12C WDATA[]: / Bit 6d27:2C_BT<=12C_ WDATA[6];//Bt7 6'd28: 12C_ BIT <=12C WDATA[5]; //Bit6 6'd29: 12C BIT <=12C WDATA[4];// Bit5 6'd30: 12C BIT < 12C WDATA[3];//Bit4 6'd31: 12C_ BIT <=12C WDATA[2];//Bit3 6'd32: 12C BIT <=12C WDATA[1];//Bit2 6'd33: 12C BIT<=12C WDATA[O]//Bit1 6d34:2CBT<=0; //High-Z, Input 6′d35:ACKW3 := 12C SDAT //ACK3 6d36:|2CBT<=0; //Delat //St 6'd37: begin SCLK <=0; 12C_ BIT <=0; end 6d38: SCLK < 1: 10/23 【实例截图】
【核心代码】
浅谈ov7670的基础知识和寄存器配置，适合新手入门阅读
艾曼电子披术文裆 2013-2-21 Http://amfpga.TaobaO.cOm Power supply (VDD-C- 1.8 VDC +10%)for digital 15 DVDD Power output drive 16 HREF Output HREF output Power Down Mode Selection- active high, internal Function PWDN pull-down resistor. 0: Normal mode 1: Power down (default=0) mo 18 VSYNC Output Vertical sync output Clears all registers and resets them to their Function 19 RESET default values. Active high, internal pull-down (default= 0) resistor 20 SIO C Input SCCB serial interface clock input AVDD Power Analog power supply (VDD-A-2 45 to 2.8 VDC) 22 SIO D T/0 SCCB serial interface data 1/0 AGND Power nalog ground 24 2.Ov7670功能模块图 3/23 曼电子披术文档 2013-2-21http://amfpga.taObao.Com 1 Generator 3 eheegscalerFIFoVideo DSP Port D[:0 5060Hz Aute wnNe SLr Column Sense Amp 日 xposure/Gain 4 Video Timing Generator SCCB Interface XCLK STROBE HREF PCLK VSYNC RESETE PWDN SIO C SIO D 图3oV7670功能模块图(源自于OV7670 Preliminary Datasheet Version1.4Page2) 由图3可知,模块由5大部分构成,分别是,1:图像模数转换( Analog processing);2: 测试图案发生器( Test Pattern generator);3:数据输出;4:656X488图像传感器整列;5: SCCB通信接口。 3.1 Image Sensor Array Ov7670传感器阵列为656X488,总共有320,128像素点,其中有效的为640X480, 总共是307,200像素。 2.2 Timing generator 有以下功能 1)图像阵刎控制和图像帧产生 2)内部时序信号产生和分发 )帧率时序 4)自动曝光控制(AEC)相关寄存器 (COM1=0x04: AECHH=OXO7: AECH=Ox10, COM8=0x13) 5)外部时序输出( VSYNCHREF/ HSYNO,和PCLK) 4/23 艾曼电子披术文裆 2013-2-21 Http://amfpga.TaobaO.cOm oV7670摄像头怎么用 1.摄像头硬件电路 所使用摄像头的电路原理图如图4所示。U1为OV7670摄像头传感器,采用BGA 封装。P1为外部接口,信号电平为33VTTL,可以跟3.3V电平的外设直接连接。 VCC为33V电压。在电路上特别要注意的是,SCCB的两根信号线SO_D,SOC需 要上拉47K电阻。图5为摄像头模块实物图 UI VCC AVDD SIO D A2AVDD SIO C SIO D asSOc DinAS GND VREF AGND B GND D2 PCLK IRER STROBE E1 PCLK STRO XCLK E4 ⅩCLK DOVDD RESET# SIO C DOGND RESET# F3 DOGND F4 VREE2 . r4 DVDD GAD 104 VREFI 104 VC 经: XCLK 10 D6 12 16 图4OV7670摄像头模块电路原理图 /23 曼电子披术文档 2013-2-21http://amfpga.taObao.Com C1 C2R1 O:H O REU.1 C8 2oooooooop6 ao0ooooos 图50v7670摄像头模块实物图 2.O7670接口时序 OV7670接口时序包括两部分:1)SCCB接口时序;2)图像数据输出时序; 21SCCB接口 2-Wire SCCB Functional Block Diagram SIO C Master Device SIO D Slave Device 图6SCCB功能图 SCB是欧姆尼图像技术公司( Omnivision)开发的一科总线,并广泛的应用于0V系列图 像传感器上。SCCB是一种3线的总线,它由 SCCB E、SI0C、SI0D组成。在为了减少引脚的芯 片上缩减为2根线,SI0C和SI0D。 2.2起始和终止时序 Start of Transmission SCCB E SIO C PRC SIO 图7SCCB起始信号 6/23 曼电子披术文档 2013-2-21http://amfpga.taObao.Com 在启动传输过程中有两个时间参数,tPRA和tPRC,tPRC被定义为SIoD预充电时间,这表 明SIOD必须先于 SCCB E被拉高的时间,最小值为15ns,tPRA被是指在SIO_D拉低之 前,SIOE被拉低的时间,不能小于1.25us。 数据传输的终止 Transmission SCCB E SIO C Psc SIO D 图8SCCB终止信号 tPSC是SCCB-一E上升沿,SIO_D保持逻辑高电平的时间,最小为15ns; tPsA是SIo_D上升沿, SCCB E必须保持低电平的时间,最小为0ns 2.3SCCB写时序 写时序由3相构成。先写设各地址,再写寄存器地址,最后写寄存器的值,即1 D-Address+SUB- Address +W-Data.OV7670的设备地址为0x42,最后一位用来判断读写,即读的时候为0×43 3-Phase Write Transmission Cycle 0一 Phase 1 Phase 2 Phase 3 Phase 1-ID Address ase SCCB E SIO C 0: Write 1: Read SIO D SICO OE M SI00 OE S 7/23 曼电子披术文档 2013-2-21http://amfpga.taObao.Com Phase 2- Sub-address(3-Phase Write Transmission) Phase 2 SCCB E SIO0 OE M SIO0 OE S 图9SCCB读写传输时序图 每次发送8个数据,SDAT设置为输入,接收一个从机反馈的信号。依次发送ID- Address+SUB- Address+ W-Data 2.4SCCB读时序 读时序由4相构成,分别是 ID Address+Sub- Address+ ID Address+ Read data。 2-Phase Write Transmission Cycle 2-Phase Read transmission cycle ID Address Sub-address ID Address Read Dat Phase 1 Phase 2 Phase 1 Phase 2 手册中特别提到, There must be either a 3-phase or a 2-phase write transmission cycle asserted ahead of a 2-phase read transmission cycle. The 2-phase read transmission cycle(see Figure 3-7) has no ability to identify the sub-address. The 2-phase write transmission cycle contains read data of 8 bits and a ninth Don' t-Care bit or na bit The master must drive the na bit at logical 1 也就是在 Read data环节里,有个NA,即第9位要驱动S|O_D为高电平 3.SCCB的 Verilog程序解析 if(WR) //12C Write: ID-Address SUB-Address +w-Data hegIn case(SD COUNTEr) //IDLE 6do begin SCLK <=1: 2CB|T<=1 8/23 艾曼电子披术文裆 2013-2-21 Http://amfpga.TaobaO.cOm ACKW1<=1: ACKW2<=1, ACKW3<=1: ACKR1<=1: ACKR2<=1: ACKR3<=1: END<=O end //Start 6d1: begi SCLK <=1. 12C_BT<=1; ACKW1<=1: ACKW2<=1, ACKW3<=1 END <=O e 6d2:|2CBT<=0; //12C SDAT=0 6d3 SCLK<=0 //12C SCLK=0 //SLAVE ADDR--ACK1 6d4 12C_BIT <= 12C_WDATA[23]; //Bit8 6'd5 12C BIT<=12C WDATA[22]; //Bit7 6d6: 12C BIT<=12C WDATA[21]; //Bit6 6'd7 12C BIT <=12C WDATA[20]; //Bit5 6d8:12C8T<=2 WDATA[9;/|t4 6 d9 12C BIT <=12C WDATA[18];//Bit3 6d10: 12C bIT < |2C WDaTA[17 ;//Bit2 6d11: 12C BIT <=12C WDATA[16];//Bit1 6d12:|2CBT<=0; //High-Z, Input 6d13: ACKW1 <=12C SDAT //ACK1 6'd14:2CBT<=0 //Delay //SUB ADDR--ACK2 9/23 艾曼电子披术文裆 2013-2-21 Http://amfpga.TaobaO.cOm 6'd15: 12C_BIT <=12C_ WDATA[15]; //Bit8 6'd16: 12C_ BIT <=12C_WDATA[14]; //Bit7 6'd17: 12C_BIT <=12C_WDATA[13]; //Bit6 6'd18: 12C_BIT <=12C_WDATA[12]; //Bit5 6d19:12C_BT<=12 C WDATA[11];//Bt4 6'd20: 12C BIT <=12C WDATA[10]; //Bit3 6'd21: 12C BIT < 12C WdatA[9];//Bit2 6'd22: 12C_BIT <=12C WDATA[8];//Bit1 6d23:2CBT<=0: //High-Z, Input 6'd24: ACKW2 <=12C SDAT; // ACK2 6′d25:|2CB|T<=0; //Delay //rite DATA--ACK3 6'd26: 12C_BIT<=12C WDATA[]: / Bit 6d27:2C_BT<=12C_ WDATA[6];//Bt7 6'd28: 12C_ BIT <=12C WDATA[5]; //Bit6 6'd29: 12C BIT <=12C WDATA[4];// Bit5 6'd30: 12C BIT < 12C WDATA[3];//Bit4 6'd31: 12C_ BIT <=12C WDATA[2];//Bit3 6'd32: 12C BIT <=12C WDATA[1];//Bit2 6'd33: 12C BIT<=12C WDATA[O]//Bit1 6d34:2CBT<=0; //High-Z, Input 6′d35:ACKW3 := 12C SDAT //ACK3 6d36:|2CBT<=0; //Delat //St 6'd37: begin SCLK <=0; 12C_ BIT <=0; end 6d38: SCLK < 1: 10/23 【实例截图】
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