Altera 乘法器 IP核 Modelsim仿真

【实例简介】
用ModelSim实现了Altera 乘法器IP核的仿真，有利于初学者学习
【实例截图】
【核心代码】
MUX_New
└── MUX_New
├── 220model.v
├── altera_mf.v
├── lpm.v
├── MUXLT.v
├── MUXLT.v.bak
├── mux_new.cr.mti
├── mux_new.mpf
├── Test.v
├── vsim.wlf
├── wave.do
└── work
├── a_graycounter
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── alt3pram
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── altaccumulate
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── alt_aeq_s4
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── alt_cal
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── alt_cal_c3gxb
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── alt_cal_mm
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── alt_cal_sv
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── altclklock
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── altddio_bidir
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── altddio_in
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── altddio_out
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── alt_dfe
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── altdpram
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── @a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── @a@l@t@e@r@a_@m@f_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── @a@l@t@e@r@a_@m@f_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── altera_std_synchronizer
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── altera_std_synchronizer_bundle
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── alt_eyemon
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── altfp_mult
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── altlvds_rx
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── altlvds_tx
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── altmult_accum
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── altmult_add
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── altparallel_flash_loader
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── altpll
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── altserial_flash_loader
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── altshift_taps
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── altsource_probe
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── altsqrt
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── altsquare
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── altstratixii_oct
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── altsyncram
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── arm_m_cntr
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── arm_n_cntr
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── arm_scale_cntr
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── cda_m_cntr
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── cda_n_cntr
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── cda_scale_cntr
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── cycloneiiigl_post_divider
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── dcfifo
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── dcfifo_async
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── dcfifo_dffpipe
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── dcfifo_fefifo
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── dcfifo_low_latency
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── dcfifo_mixed_widths
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── dcfifo_sync
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── dffp
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── dummy_hub
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── flexible_lvds_rx
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── flexible_lvds_tx
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── _info
├── jtag_tap_controller
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── lcell
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── lpm_abs
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── lpm_add_sub
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── lpm_and
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── lpm_bipad
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── lpm_bustri
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── lpm_clshift
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── lpm_compare
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── lpm_constant
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── lpm_counter
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── lpm_decode
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── @l@p@m_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── lpm_divide
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── lpm_ff
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── lpm_fifo
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── lpm_fifo_dc
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── lpm_fifo_dc_async
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── lpm_fifo_dc_dffpipe
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── lpm_fifo_dc_fefifo
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── @l@p@m_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── lpm_inpad
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── lpm_inv
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── lpm_latch
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── @l@p@m_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── lpm_mult
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── lpm_mux
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── lpm_or
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── lpm_outpad
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── lpm_ram_dp
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── lpm_ram_dq
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── lpm_ram_io
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── lpm_rom
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── lpm_shiftreg
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── lpm_xor
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── @m@f_cycloneiiigl_m_cntr
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── @m@f_cycloneiiigl_n_cntr
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── @m@f_cycloneiiigl_pll
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── @m@f_cycloneiiigl_scale_cntr
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── @m@f_cycloneiii_pll
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── @m@f_pll_reg
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── @m@f_stratixiii_pll
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── @m@f_stratixii_pll
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── @m@f_stratix_pll
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── @m@u@x@l@t
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── @m@u@x_@t@p
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── parallel_add
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── pll_iobuf
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── scfifo
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── signal_gen
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── sld_signaltap
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── sld_virtual_jtag
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── sld_virtual_jtag_basic
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── stratixgx_dpa_lvds_rx
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── stratixiii_lvds_rx
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── stratixiii_lvds_rx_channel
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── stratixiii_lvds_rx_dpa
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── stratixii_lvds_rx
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── stratixii_tx_outclk
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── stratix_lvds_rx
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── stratix_tx_outclk
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── stratixv_local_clk_divider
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── stx_m_cntr
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── stx_n_cntr
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── stx_scale_cntr
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── ttn_m_cntr
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── ttn_n_cntr
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── ttn_scale_cntr
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
└── _vmake

122 directories, 612 files