实例介绍
【实例简介】
本项目主要利用Verilog语言设计一一个基于MIPS架构的CPU。分别设计指令存储器、寄存器堆、ALU、取指令部件、数据存储器、立即数处理单元、主单元控制器、ALU控制单元。将这些单元连城数据通路，再结合控制单元合成CPU下板验证。并基于该cpu完成了串口收发数据的驱动，并下板测试，功能正确。该代码是基于EP4CE10F17C8开发板的，可直接下板，其他开发板只需稍做改变即可用
【实例截图】
【核心代码】
cpu_uart
└── cpu_uart
├── design
│ ├── add.v
│ ├── addsub32.v
│ ├── alu.v
│ ├── alu.v.bak
│ ├── alu_src_mux2.v
│ ├── barrel_shifter.v
│ ├── cla32.v
│ ├── cla_16.v
│ ├── cla_2.v
│ ├── cla_32.v
│ ├── cla_4.v
│ ├── cla_8.v
│ ├── contro_signall.v
│ ├── contro_signall.v.bak
│ ├── ctrl.v
│ ├── g_p.v
│ ├── imm_ext.v
│ ├── instr_memory.v
│ ├── instr_memory.v.bak
│ ├── jicunqi.v
│ ├── jicunqi.v.bak
│ ├── line.v
│ ├── mem_to_reg_mux2.v
│ ├── mul.v
│ ├── mux4.v
│ ├── mux_signed.v
│ ├── one.v
│ ├── pc.v
│ ├── pc_addr.v
│ ├── regdst_mux.v
│ ├── register_file.v
│ ├── register_file.v.bak
│ ├── shift_mux2.v
│ ├── tb_alu.v
│ ├── tb_top.v
│ ├── tb_top.v.bak
│ ├── top.v
│ ├── top.v.bak
│ └── zhilinjiexi.v
└── project
├── db
│ ├── prev_cmp_uart.qmsg
│ ├── uart.(0).cnf.cdb
│ ├── uart.(0).cnf.hdb
│ ├── uart.(1).cnf.cdb
│ ├── uart.(1).cnf.hdb
│ ├── uart.(10).cnf.cdb
│ ├── uart.(10).cnf.hdb
│ ├── uart.(11).cnf.cdb
│ ├── uart.(11).cnf.hdb
│ ├── uart.(12).cnf.cdb
│ ├── uart.(12).cnf.hdb
│ ├── uart.(13).cnf.cdb
│ ├── uart.(13).cnf.hdb
│ ├── uart.(14).cnf.cdb
│ ├── uart.(14).cnf.hdb
│ ├── uart.(15).cnf.cdb
│ ├── uart.(15).cnf.hdb
│ ├── uart.(16).cnf.cdb
│ ├── uart.(16).cnf.hdb
│ ├── uart.(17).cnf.cdb
│ ├── uart.(17).cnf.hdb
│ ├── uart.(18).cnf.cdb
│ ├── uart.(18).cnf.hdb
│ ├── uart.(19).cnf.cdb
│ ├── uart.(19).cnf.hdb
│ ├── uart.(2).cnf.cdb
│ ├── uart.(2).cnf.hdb
│ ├── uart.(20).cnf.cdb
│ ├── uart.(20).cnf.hdb
│ ├── uart.(21).cnf.cdb
│ ├── uart.(21).cnf.hdb
│ ├── uart.(22).cnf.cdb
│ ├── uart.(22).cnf.hdb
│ ├── uart.(23).cnf.cdb
│ ├── uart.(23).cnf.hdb
│ ├── uart.(24).cnf.cdb
│ ├── uart.(24).cnf.hdb
│ ├── uart.(25).cnf.cdb
│ ├── uart.(25).cnf.hdb
│ ├── uart.(26).cnf.cdb
│ ├── uart.(26).cnf.hdb
│ ├── uart.(27).cnf.cdb
│ ├── uart.(27).cnf.hdb
│ ├── uart.(28).cnf.cdb
│ ├── uart.(28).cnf.hdb
│ ├── uart.(3).cnf.cdb
│ ├── uart.(3).cnf.hdb
│ ├── uart.(4).cnf.cdb
│ ├── uart.(4).cnf.hdb
│ ├── uart.(5).cnf.cdb
│ ├── uart.(5).cnf.hdb
│ ├── uart.(6).cnf.cdb
│ ├── uart.(6).cnf.hdb
│ ├── uart.(7).cnf.cdb
│ ├── uart.(7).cnf.hdb
│ ├── uart.(8).cnf.cdb
│ ├── uart.(8).cnf.hdb
│ ├── uart.(9).cnf.cdb
│ ├── uart.(9).cnf.hdb
│ ├── uart.asm.qmsg
│ ├── uart.asm.rdb
│ ├── uart.asm_labs.ddb
│ ├── uart.cbx.xml
│ ├── uart.cmp.bpm
│ ├── uart.cmp.cdb
│ ├── uart.cmp.hdb
│ ├── uart.cmp.idb
│ ├── uart.cmp.logdb
│ ├── uart.cmp.rdb
│ ├── uart.cmp_merge.kpt
│ ├── uart.cycloneive_io_sim_cache.45um_ff_1200mv_0c_fast.hsd
│ ├── uart.cycloneive_io_sim_cache.45um_ss_1200mv_0c_slow.hsd
│ ├── uart.cycloneive_io_sim_cache.45um_ss_1200mv_85c_slow.hsd
│ ├── uart.db_info
│ ├── uart.eda.qmsg
│ ├── uart.fit.qmsg
│ ├── uart.hier_info
│ ├── uart.hif
│ ├── uart.lpc.html
│ ├── uart.lpc.rdb
│ ├── uart.lpc.txt
│ ├── uart.map.ammdb
│ ├── uart.map.bpm
│ ├── uart.map.cdb
│ ├── uart.map.hdb
│ ├── uart.map.kpt
│ ├── uart.map.logdb
│ ├── uart.map.qmsg
│ ├── uart.map.rdb
│ ├── uart.map_bb.cdb
│ ├── uart.map_bb.hdb
│ ├── uart.map_bb.logdb
│ ├── uart.pplq.rdb
│ ├── uart.pre_map.hdb
│ ├── uart.root_partition.map.reg_db.cdb
│ ├── uart.routing.rdb
│ ├── uart.rtlv.hdb
│ ├── uart.rtlv_sg.cdb
│ ├── uart.rtlv_sg_swap.cdb
│ ├── uart.sld_design_entry.sci
│ ├── uart.sld_design_entry_dsc.sci
│ ├── uart.smart_action.txt
│ ├── uart.sta.qmsg
│ ├── uart.sta.rdb
│ ├── uart.sta_cmp.8_slow_1200mv_85c.tdb
│ ├── uart.tis_db_list.ddb
│ ├── uart.tiscmp.fast_1200mv_0c.ddb
│ ├── uart.tiscmp.fastest_slow_1200mv_0c.ddb
│ ├── uart.tiscmp.fastest_slow_1200mv_85c.ddb
│ ├── uart.tiscmp.slow_1200mv_0c.ddb
│ ├── uart.tiscmp.slow_1200mv_85c.ddb
│ ├── uart.tmw_info
│ ├── uart.vpr.ammdb
│ └── uart_partition_pins.json
├── incremental_db
│ ├── README
│ └── compiled_partitions
│ ├── uart.db_info
│ ├── uart.root_partition.cmp.ammdb
│ ├── uart.root_partition.cmp.cdb
│ ├── uart.root_partition.cmp.dfp
│ ├── uart.root_partition.cmp.hdb
│ ├── uart.root_partition.cmp.logdb
│ ├── uart.root_partition.cmp.rcfdb
│ ├── uart.root_partition.map.cdb
│ ├── uart.root_partition.map.dpi
│ ├── uart.root_partition.map.hbdb.cdb
│ ├── uart.root_partition.map.hbdb.hb_info
│ ├── uart.root_partition.map.hbdb.hdb
│ ├── uart.root_partition.map.hbdb.sig
│ ├── uart.root_partition.map.hdb
│ ├── uart.root_partition.map.kpt
│ └── uart.rrp.hdb
├── output_files
│ ├── uart.asm.rpt
│ ├── uart.done
│ ├── uart.eda.rpt
│ ├── uart.fit.rpt
│ ├── uart.fit.smsg
│ ├── uart.fit.summary
│ ├── uart.flow.rpt
│ ├── uart.jdi
│ ├── uart.map.rpt
│ ├── uart.map.summary
│ ├── uart.pin
│ ├── uart.sld
│ ├── uart.sof
│ ├── uart.sta.rpt
│ └── uart.sta.summary
├── simulation
│ └── modelsim
│ ├── modelsim.ini
│ ├── msim_transcript
│ ├── rtl_work
│ │ ├── @_opt
│ │ │ ├── _lib.qdb
│ │ │ ├── _lib1_0.qdb
│ │ │ ├── _lib1_0.qpg
│ │ │ ├── _lib1_0.qtl
│ │ │ ├── _lib2_0.qdb
│ │ │ ├── _lib2_0.qpg
│ │ │ ├── _lib2_0.qtl
│ │ │ ├── _lib3_0.qdb
│ │ │ ├── _lib3_0.qpg
│ │ │ ├── _lib3_0.qtl
│ │ │ ├── _lib4_0.qdb
│ │ │ ├── _lib4_0.qpg
│ │ │ └── _lib4_0.qtl
│ │ ├── _info
│ │ ├── _lib.qdb
│ │ ├── _lib1_0.qdb
│ │ ├── _lib1_0.qpg
│ │ ├── _lib1_0.qtl
│ │ ├── _opt__lock
│ │ └── _vmake
│ ├── uart.sft
│ ├── uart.vo
│ ├── uart_8_1200mv_0c_slow.vo
│ ├── uart_8_1200mv_0c_v_slow.sdo
│ ├── uart_8_1200mv_85c_slow.vo
│ ├── uart_8_1200mv_85c_v_slow.sdo
│ ├── uart_min_1200mv_0c_fast.vo
│ ├── uart_min_1200mv_0c_v_fast.sdo
│ ├── uart_modelsim.xrf
│ ├── uart_run_msim_rtl_verilog.do
│ ├── uart_run_msim_rtl_verilog.do.bak
│ ├── uart_run_msim_rtl_verilog.do.bak1
│ ├── uart_run_msim_rtl_verilog.do.bak2
│ ├── uart_run_msim_rtl_verilog.do.bak3
│ ├── uart_v.sdo
│ ├── verilog_libs
│ │ ├── altera_lnsim_ver
│ │ │ ├── _info
│ │ │ ├── _lib.qdb
│ │ │ ├── _lib1_18.qdb
│ │ │ ├── _lib1_18.qpg
│ │ │ ├── _lib1_18.qtl
│ │ │ └── _vmake
│ │ ├── altera_mf_ver
│ │ │ ├── _info
│ │ │ ├── _lib.qdb
│ │ │ ├── _lib1_18.qdb
│ │ │ ├── _lib1_18.qpg
│ │ │ ├── _lib1_18.qtl
│ │ │ └── _vmake
│ │ ├── altera_ver
│ │ │ ├── _info
│ │ │ ├── _lib.qdb
│ │ │ ├── _lib1_9.qdb
│ │ │ ├── _lib1_9.qpg
│ │ │ ├── _lib1_9.qtl
│ │ │ └── _vmake
│ │ ├── cycloneive_ver
│ │ │ ├── _info
│ │ │ ├── _lib.qdb
│ │ │ ├── _lib1_18.qdb
│ │ │ ├── _lib1_18.qpg
│ │ │ ├── _lib1_18.qtl
│ │ │ └── _vmake
│ │ ├── lpm_ver
│ │ │ ├── _info
│ │ │ ├── _lib.qdb
│ │ │ ├── _lib1_9.qdb
│ │ │ ├── _lib1_9.qpg
│ │ │ ├── _lib1_9.qtl
│ │ │ └── _vmake
│ │ └── sgate_ver
│ │ ├── _info
│ │ ├── _lib.qdb
│ │ ├── _lib1_6.qdb
│ │ ├── _lib1_6.qpg
│ │ ├── _lib1_6.qtl
│ │ └── _vmake
│ └── vsim.wlf
├── uart.qpf
├── uart.qsf
├── uart.qws
└── uart_nativelink_simulation.rpt
18 directories, 263 files
本项目主要利用Verilog语言设计一一个基于MIPS架构的CPU。分别设计指令存储器、寄存器堆、ALU、取指令部件、数据存储器、立即数处理单元、主单元控制器、ALU控制单元。将这些单元连城数据通路，再结合控制单元合成CPU下板验证。并基于该cpu完成了串口收发数据的驱动，并下板测试，功能正确。该代码是基于EP4CE10F17C8开发板的，可直接下板，其他开发板只需稍做改变即可用
【实例截图】
【核心代码】
cpu_uart
└── cpu_uart
├── design
│ ├── add.v
│ ├── addsub32.v
│ ├── alu.v
│ ├── alu.v.bak
│ ├── alu_src_mux2.v
│ ├── barrel_shifter.v
│ ├── cla32.v
│ ├── cla_16.v
│ ├── cla_2.v
│ ├── cla_32.v
│ ├── cla_4.v
│ ├── cla_8.v
│ ├── contro_signall.v
│ ├── contro_signall.v.bak
│ ├── ctrl.v
│ ├── g_p.v
│ ├── imm_ext.v
│ ├── instr_memory.v
│ ├── instr_memory.v.bak
│ ├── jicunqi.v
│ ├── jicunqi.v.bak
│ ├── line.v
│ ├── mem_to_reg_mux2.v
│ ├── mul.v
│ ├── mux4.v
│ ├── mux_signed.v
│ ├── one.v
│ ├── pc.v
│ ├── pc_addr.v
│ ├── regdst_mux.v
│ ├── register_file.v
│ ├── register_file.v.bak
│ ├── shift_mux2.v
│ ├── tb_alu.v
│ ├── tb_top.v
│ ├── tb_top.v.bak
│ ├── top.v
│ ├── top.v.bak
│ └── zhilinjiexi.v
└── project
├── db
│ ├── prev_cmp_uart.qmsg
│ ├── uart.(0).cnf.cdb
│ ├── uart.(0).cnf.hdb
│ ├── uart.(1).cnf.cdb
│ ├── uart.(1).cnf.hdb
│ ├── uart.(10).cnf.cdb
│ ├── uart.(10).cnf.hdb
│ ├── uart.(11).cnf.cdb
│ ├── uart.(11).cnf.hdb
│ ├── uart.(12).cnf.cdb
│ ├── uart.(12).cnf.hdb
│ ├── uart.(13).cnf.cdb
│ ├── uart.(13).cnf.hdb
│ ├── uart.(14).cnf.cdb
│ ├── uart.(14).cnf.hdb
│ ├── uart.(15).cnf.cdb
│ ├── uart.(15).cnf.hdb
│ ├── uart.(16).cnf.cdb
│ ├── uart.(16).cnf.hdb
│ ├── uart.(17).cnf.cdb
│ ├── uart.(17).cnf.hdb
│ ├── uart.(18).cnf.cdb
│ ├── uart.(18).cnf.hdb
│ ├── uart.(19).cnf.cdb
│ ├── uart.(19).cnf.hdb
│ ├── uart.(2).cnf.cdb
│ ├── uart.(2).cnf.hdb
│ ├── uart.(20).cnf.cdb
│ ├── uart.(20).cnf.hdb
│ ├── uart.(21).cnf.cdb
│ ├── uart.(21).cnf.hdb
│ ├── uart.(22).cnf.cdb
│ ├── uart.(22).cnf.hdb
│ ├── uart.(23).cnf.cdb
│ ├── uart.(23).cnf.hdb
│ ├── uart.(24).cnf.cdb
│ ├── uart.(24).cnf.hdb
│ ├── uart.(25).cnf.cdb
│ ├── uart.(25).cnf.hdb
│ ├── uart.(26).cnf.cdb
│ ├── uart.(26).cnf.hdb
│ ├── uart.(27).cnf.cdb
│ ├── uart.(27).cnf.hdb
│ ├── uart.(28).cnf.cdb
│ ├── uart.(28).cnf.hdb
│ ├── uart.(3).cnf.cdb
│ ├── uart.(3).cnf.hdb
│ ├── uart.(4).cnf.cdb
│ ├── uart.(4).cnf.hdb
│ ├── uart.(5).cnf.cdb
│ ├── uart.(5).cnf.hdb
│ ├── uart.(6).cnf.cdb
│ ├── uart.(6).cnf.hdb
│ ├── uart.(7).cnf.cdb
│ ├── uart.(7).cnf.hdb
│ ├── uart.(8).cnf.cdb
│ ├── uart.(8).cnf.hdb
│ ├── uart.(9).cnf.cdb
│ ├── uart.(9).cnf.hdb
│ ├── uart.asm.qmsg
│ ├── uart.asm.rdb
│ ├── uart.asm_labs.ddb
│ ├── uart.cbx.xml
│ ├── uart.cmp.bpm
│ ├── uart.cmp.cdb
│ ├── uart.cmp.hdb
│ ├── uart.cmp.idb
│ ├── uart.cmp.logdb
│ ├── uart.cmp.rdb
│ ├── uart.cmp_merge.kpt
│ ├── uart.cycloneive_io_sim_cache.45um_ff_1200mv_0c_fast.hsd
│ ├── uart.cycloneive_io_sim_cache.45um_ss_1200mv_0c_slow.hsd
│ ├── uart.cycloneive_io_sim_cache.45um_ss_1200mv_85c_slow.hsd
│ ├── uart.db_info
│ ├── uart.eda.qmsg
│ ├── uart.fit.qmsg
│ ├── uart.hier_info
│ ├── uart.hif
│ ├── uart.lpc.html
│ ├── uart.lpc.rdb
│ ├── uart.lpc.txt
│ ├── uart.map.ammdb
│ ├── uart.map.bpm
│ ├── uart.map.cdb
│ ├── uart.map.hdb
│ ├── uart.map.kpt
│ ├── uart.map.logdb
│ ├── uart.map.qmsg
│ ├── uart.map.rdb
│ ├── uart.map_bb.cdb
│ ├── uart.map_bb.hdb
│ ├── uart.map_bb.logdb
│ ├── uart.pplq.rdb
│ ├── uart.pre_map.hdb
│ ├── uart.root_partition.map.reg_db.cdb
│ ├── uart.routing.rdb
│ ├── uart.rtlv.hdb
│ ├── uart.rtlv_sg.cdb
│ ├── uart.rtlv_sg_swap.cdb
│ ├── uart.sld_design_entry.sci
│ ├── uart.sld_design_entry_dsc.sci
│ ├── uart.smart_action.txt
│ ├── uart.sta.qmsg
│ ├── uart.sta.rdb
│ ├── uart.sta_cmp.8_slow_1200mv_85c.tdb
│ ├── uart.tis_db_list.ddb
│ ├── uart.tiscmp.fast_1200mv_0c.ddb
│ ├── uart.tiscmp.fastest_slow_1200mv_0c.ddb
│ ├── uart.tiscmp.fastest_slow_1200mv_85c.ddb
│ ├── uart.tiscmp.slow_1200mv_0c.ddb
│ ├── uart.tiscmp.slow_1200mv_85c.ddb
│ ├── uart.tmw_info
│ ├── uart.vpr.ammdb
│ └── uart_partition_pins.json
├── incremental_db
│ ├── README
│ └── compiled_partitions
│ ├── uart.db_info
│ ├── uart.root_partition.cmp.ammdb
│ ├── uart.root_partition.cmp.cdb
│ ├── uart.root_partition.cmp.dfp
│ ├── uart.root_partition.cmp.hdb
│ ├── uart.root_partition.cmp.logdb
│ ├── uart.root_partition.cmp.rcfdb
│ ├── uart.root_partition.map.cdb
│ ├── uart.root_partition.map.dpi
│ ├── uart.root_partition.map.hbdb.cdb
│ ├── uart.root_partition.map.hbdb.hb_info
│ ├── uart.root_partition.map.hbdb.hdb
│ ├── uart.root_partition.map.hbdb.sig
│ ├── uart.root_partition.map.hdb
│ ├── uart.root_partition.map.kpt
│ └── uart.rrp.hdb
├── output_files
│ ├── uart.asm.rpt
│ ├── uart.done
│ ├── uart.eda.rpt
│ ├── uart.fit.rpt
│ ├── uart.fit.smsg
│ ├── uart.fit.summary
│ ├── uart.flow.rpt
│ ├── uart.jdi
│ ├── uart.map.rpt
│ ├── uart.map.summary
│ ├── uart.pin
│ ├── uart.sld
│ ├── uart.sof
│ ├── uart.sta.rpt
│ └── uart.sta.summary
├── simulation
│ └── modelsim
│ ├── modelsim.ini
│ ├── msim_transcript
│ ├── rtl_work
│ │ ├── @_opt
│ │ │ ├── _lib.qdb
│ │ │ ├── _lib1_0.qdb
│ │ │ ├── _lib1_0.qpg
│ │ │ ├── _lib1_0.qtl
│ │ │ ├── _lib2_0.qdb
│ │ │ ├── _lib2_0.qpg
│ │ │ ├── _lib2_0.qtl
│ │ │ ├── _lib3_0.qdb
│ │ │ ├── _lib3_0.qpg
│ │ │ ├── _lib3_0.qtl
│ │ │ ├── _lib4_0.qdb
│ │ │ ├── _lib4_0.qpg
│ │ │ └── _lib4_0.qtl
│ │ ├── _info
│ │ ├── _lib.qdb
│ │ ├── _lib1_0.qdb
│ │ ├── _lib1_0.qpg
│ │ ├── _lib1_0.qtl
│ │ ├── _opt__lock
│ │ └── _vmake
│ ├── uart.sft
│ ├── uart.vo
│ ├── uart_8_1200mv_0c_slow.vo
│ ├── uart_8_1200mv_0c_v_slow.sdo
│ ├── uart_8_1200mv_85c_slow.vo
│ ├── uart_8_1200mv_85c_v_slow.sdo
│ ├── uart_min_1200mv_0c_fast.vo
│ ├── uart_min_1200mv_0c_v_fast.sdo
│ ├── uart_modelsim.xrf
│ ├── uart_run_msim_rtl_verilog.do
│ ├── uart_run_msim_rtl_verilog.do.bak
│ ├── uart_run_msim_rtl_verilog.do.bak1
│ ├── uart_run_msim_rtl_verilog.do.bak2
│ ├── uart_run_msim_rtl_verilog.do.bak3
│ ├── uart_v.sdo
│ ├── verilog_libs
│ │ ├── altera_lnsim_ver
│ │ │ ├── _info
│ │ │ ├── _lib.qdb
│ │ │ ├── _lib1_18.qdb
│ │ │ ├── _lib1_18.qpg
│ │ │ ├── _lib1_18.qtl
│ │ │ └── _vmake
│ │ ├── altera_mf_ver
│ │ │ ├── _info
│ │ │ ├── _lib.qdb
│ │ │ ├── _lib1_18.qdb
│ │ │ ├── _lib1_18.qpg
│ │ │ ├── _lib1_18.qtl
│ │ │ └── _vmake
│ │ ├── altera_ver
│ │ │ ├── _info
│ │ │ ├── _lib.qdb
│ │ │ ├── _lib1_9.qdb
│ │ │ ├── _lib1_9.qpg
│ │ │ ├── _lib1_9.qtl
│ │ │ └── _vmake
│ │ ├── cycloneive_ver
│ │ │ ├── _info
│ │ │ ├── _lib.qdb
│ │ │ ├── _lib1_18.qdb
│ │ │ ├── _lib1_18.qpg
│ │ │ ├── _lib1_18.qtl
│ │ │ └── _vmake
│ │ ├── lpm_ver
│ │ │ ├── _info
│ │ │ ├── _lib.qdb
│ │ │ ├── _lib1_9.qdb
│ │ │ ├── _lib1_9.qpg
│ │ │ ├── _lib1_9.qtl
│ │ │ └── _vmake
│ │ └── sgate_ver
│ │ ├── _info
│ │ ├── _lib.qdb
│ │ ├── _lib1_6.qdb
│ │ ├── _lib1_6.qpg
│ │ ├── _lib1_6.qtl
│ │ └── _vmake
│ └── vsim.wlf
├── uart.qpf
├── uart.qsf
├── uart.qws
└── uart_nativelink_simulation.rpt
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