基于FPGA的fir滤波器程序verilog代码

【实例简介】
基于FPGA的fir滤波器程序，verilog代码
【实例截图】
【核心代码】
fir_match(modelsim)
└── fir_match(modelsim)
├── altera_mf.v
├── fir_ex.cr.mti
├── fir_ex.mpf
├── fir_ex.v
├── fir_ex_com.v
├── fir_ex_com2.v
├── fir_in.salt
├── fir_out.txt
├── tb_filter_ex1.v
├── transcript
├── vsim.wlf
└── work
├── @a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── @a@l@t@e@r@a_@m@f_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── @a@l@t@e@r@a_@m@f_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── @m@f_cycloneiii_pll
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── @m@f_pll_reg
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── @m@f_ram7x20_syn
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── @m@f_stratix_pll
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── @m@f_stratixii_pll
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── @m@f_stratixiii_pll
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── _info
├── a_graycounter
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── alt3pram
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altaccumulate
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altcam
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altcdr_rx
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altcdr_tx
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altclklock
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altddio_bidir
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altddio_in
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altddio_out
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altdpram
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altfp_mult
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altlvds_rx
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altlvds_tx
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altmult_accum
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altmult_add
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altparallel_flash_loader
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altpll
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altqpram
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altserial_flash_loader
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altshift_taps
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altsqrt
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altsquare
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altstratixii_oct
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altsyncram
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── arm_m_cntr
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── arm_n_cntr
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── arm_scale_cntr
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cda_m_cntr
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cda_n_cntr
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cda_scale_cntr
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── dcfifo
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── dcfifo_async
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── dcfifo_dffpipe
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── dcfifo_fefifo
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── dcfifo_low_latency
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── dcfifo_mixed_widths
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── dcfifo_sync
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── dffp
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── dummy_hub
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── fir_ex
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── fir_ex_com
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── fir_ex_com2
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── flexible_lvds_rx
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── flexible_lvds_tx
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── hssi_fifo
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── hssi_pll
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── hssi_rx
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── hssi_tx
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── jtag_tap_controller
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── lcell
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── parallel_add
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── pll_iobuf
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── scfifo
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── signal_gen
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── sld_signaltap
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── sld_virtual_jtag
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── stratix_lvds_rx
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── stratix_tx_outclk
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── stratixgx_dpa_lvds_rx
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── stratixii_lvds_rx
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── stratixii_tx_outclk
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── stratixiii_lvds_rx
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── stratixiii_lvds_rx_channel
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── stratixiii_lvds_rx_dpa
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── stx_m_cntr
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── stx_n_cntr
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── stx_scale_cntr
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── tb_filter_ex1
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── ttn_m_cntr
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── ttn_n_cntr
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
└── ttn_scale_cntr
├── _primary.dat
├── _primary.vhd
└── verilog.asm

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