Verilog单周期CPU配套源码

【实例简介】
Verilog单周期CPU配套源码，两个压缩包一个是完整的工程，一个是可以直接导入的函数库，任选一个即可。关于本代码的详细解释请移步于本人博客：https://blog.csdn.net/Accelerato/article/details/86546751
【实例截图】
【核心代码】
单周期源码
├── ADDSUB_32.v
├── ALU.v
├── DATAMEM.v
├── EXT16T32.v
├── INSTMEM.v
├── MAIN.v
├── MUX2X5.v
├── MUX4X32.v
├── PC.v
├── REGFILE.v
├── SHIFTER32_L2.v
├── project_SigleCycleCPU
│   ├── TEST_behav.wcfg
│   ├── project_SigleCycleCPU.cache
│   │   └── wt
│   │   ├── gui_resources.wdf
│   │   ├── java_command_handlers.wdf
│   │   ├── project.wpc
│   │   ├── synthesis.wdf
│   │   ├── webtalk_pa.xml
│   │   └── xsim.wdf
│   ├── project_SigleCycleCPU.hw
│   │   └── project_SigleCycleCPU.lpr
│   ├── project_SigleCycleCPU.ip_user_files
│   │   └── README.txt
│   ├── project_SigleCycleCPU.sim
│   │   └── sim_1
│   │   └── behav
│   │   ├── TEST.tcl
│   │   ├── TEST_behav.wdb
│   │   ├── TEST_vlog.prj
│   │   ├── compile.bat
│   │   ├── compile.log
│   │   ├── elaborate.bat
│   │   ├── elaborate.log
│   │   ├── glbl.v
│   │   ├── simulate.bat
│   │   ├── simulate.log
│   │   ├── webtalk.jou
│   │   ├── webtalk.log
│   │   ├── webtalk_1384.backup.jou
│   │   ├── webtalk_1384.backup.log
│   │   ├── xelab.pb
│   │   ├── xsim.dir
│   │   │   ├── TEST_behav
│   │   │   │   ├── Compile_Options.txt
│   │   │   │   ├── TempBreakPointFile.txt
│   │   │   │   ├── webtalk
│   │   │   │   │   ├── usage_statistics_ext_xsim.html
│   │   │   │   │   └── usage_statistics_ext_xsim.xml
│   │   │   │   ├── xsim.dbg
│   │   │   │   ├── xsim.mem
│   │   │   │   ├── xsim.reloc
│   │   │   │   ├── xsim.rtti
│   │   │   │   ├── xsim.svtype
│   │   │   │   ├── xsim.type
│   │   │   │   ├── xsim.xdbg
│   │   │   │   ├── xsimSettings.ini
│   │   │   │   ├── xsimcrash.log
│   │   │   │   ├── xsimk.exe
│   │   │   │   └── xsimkernel.log
│   │   │   ├── xil_defaultlib
│   │   │   │   ├── @a@d@d@s@u@b_32.sdb
│   │   │   │   ├── @a@l@u.sdb
│   │   │   │   ├── @c@l@a_32.sdb
│   │   │   │   ├── @c@l@a_4.sdb
│   │   │   │   ├── @c@o@n@u@n@i@t.sdb
│   │   │   │   ├── @d@a@t@a@m@e@m.sdb
│   │   │   │   ├── @d@e@c5@t32@e.sdb
│   │   │   │   ├── @d_@f@f.sdb
│   │   │   │   ├── @d_@f@f@e@c.sdb
│   │   │   │   ├── @d_@f@f@e@c32.sdb
│   │   │   │   ├── @d_@latch.sdb
│   │   │   │   ├── @e@x@t16@t32.sdb
│   │   │   │   ├── @i@n@s@t@m@e@m.sdb
│   │   │   │   ├── @m@a@i@n.sdb
│   │   │   │   ├── @m@u@x2@x1.sdb
│   │   │   │   ├── @m@u@x2@x32.sdb
│   │   │   │   ├── @m@u@x2@x5.sdb
│   │   │   │   ├── @m@u@x32@x32.sdb
│   │   │   │   ├── @m@u@x4@x32.sdb
│   │   │   │   ├── @p@c.sdb
│   │   │   │   ├── @p@cadd4.sdb
│   │   │   │   ├── @r@e@g32.sdb
│   │   │   │   ├── @r@e@g@f@i@l@e.sdb
│   │   │   │   ├── @s@h@i@f@t@e@r32_@l2.sdb
│   │   │   │   ├── @s@h@i@f@t@e@r_@c@o@m@b@i@n@a@t@i@o@n.sdb
│   │   │   │   ├── @t@e@s@t.sdb
│   │   │   │   ├── glbl.sdb
│   │   │   │   └── xil_defaultlib.rlx
│   │   │   └── xsim.svtype
│   │   ├── xsim.ini
│   │   ├── xvlog.log
│   │   └── xvlog.pb
│   └── project_SigleCycleCPU.xpr
└── 单周期cpu改.docx

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