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FPGA实现的TOE码逻辑,完整的逻辑设计

Clojure

下载此实例
  • 开发语言:Others
  • 实例大小:0.09M
  • 下载次数:6
  • 浏览次数:10
  • 发布时间:2023-12-13
  • 实例类别:Clojure
  • 发 布 人:zhuxjliuk1qq
  • 文件格式:.rar
  • 所需积分:2
 相关标签: FPGA verilog

实例介绍

【实例简介】FPGA实现的TOE码逻辑,完整的逻辑设计

这是 FPGA 厂商提供的标准 IP,支持 1G/10G 自适应模式, 可选 32 位低时
延 10 G 以太网 MAC 或 64 位以太网 MAC,支持 10G 数据速率
选择 PHY 层的外部 XGMII 或内部 FPGA 接口
在客户端发送及接收接口上支持 AXI4-Stream 协议
支持缺损空闲计数以实现最大数据吞吐量;在各种条件下保持最小 IFG
并提供线路速率性能
针对所有设备支持包含带内 FCS 和不含带内 FCS 的缺损空闲计数
全面的统计收集
支持双向 802.3 和 802.1Qbb(基于优先级)流量控制
提供 MDIO STA 主接口以管理 PHY 层
支持 VLAN、巨型帧和 WAN 模式
定制前导模式
独立 TX 及 RX 最大传输单元 (MTU) 帧长度

【实例截图】

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【核心代码】

.
├── FPGA实现的TOE码逻辑,完整的逻辑设计_TOE-verilog.rar
└── TOE-verilog
    ├── common
    │   ├── async_bfifo.v
    │   ├── async_bfifo_reg.v
    │   ├── ctrl_dly.v
    │   ├── data_dly.v
    │   ├── fifo_sig_pro.v
    │   ├── nic_intf.sv
    │   ├── nic_top_define.sv
    │   ├── rr_arb.v
    │   ├── toe_top_define.sv
    │   └── xilinx_ram_lib.v
    ├── include
    │   ├── common_define_value.v
    │   └── pkt_des_unpack.v
    ├── msg_ta
    │   ├── cell_sch.v
    │   ├── data_demux.v
    │   ├── fc_sch.v
    │   ├── fc_wr.v
    │   ├── msg_ta.v
    │   └── pa_tx.v
    ├── pkt_an
    │   ├── cpkt_unf.v
    │   ├── pkt_an.sv
    │   ├── pkt_des_unpack.v
    │   └── pkt_proc.sv
    ├── pkt_edit
    │   ├── ec_gen.sv
    │   ├── mfifo_sync_wpkt.v
    │   ├── pkt_edit.v
    │   ├── pre_edit.v
    │   └── rx_edit.v
    ├── pkt_iQue
    │   ├── cell_que.v
    │   ├── data_demux.v
    │   ├── pkt_iQue.v
    │   └── reg_que_fifo.v
    ├── pkt_mem
    │   ├── crc_gen.v
    │   ├── crc_pre_gen.v
    │   ├── fptr_fifo_init.v
    │   ├── pkt_mem.v
    │   ├── pkt_mem_rd.v
    │   └── pkt_mem_wr.v
    ├── tcp_pol
    │   ├── pkt_tbl_pol.dat
    │   └── toe_pol.v
    ├── tcp_rx
    │   ├── common_define_value.v
    │   ├── cpkt_fifo_mux.v
    │   ├── cpkt_mix.v
    │   ├── cpkt_mux.v
    │   ├── fix_cpkt_unf.v
    │   ├── pkt_des_unpack.v
    │   ├── sync_table_fifo.v
    │   ├── tcp_rx.sv
    │   ├── tcp_rx_tab_pre_req.sv
    │   ├── tcp_rx_tab_req.v
    │   ├── tcp_rx_table_act.sv
    │   ├── tcp_rx_tcpkt_mix.sv
    │   └── work_cpkt_ctrl.sv
    ├── tcp_tab
    │   └── toe_tab.v
    └── tcp_tx
        ├── tcp_tx.v
        ├── tcp_tx_tab_act.v
        └── tcp_tx_tab_req.v

12 directories, 57 files


标签: FPGA verilog

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