黑金AX7A200开发板双目摄像头显示例程

【实例截图】

【核心代码】

.
├── 14_1_dual_ov5640_an5642_hdmi
│   ├── dual_ov5640_an5642_hdmi.cache
│   │   ├── compile_simlib
│   │   │   ├── activehdl
│   │   │   ├── ies
│   │   │   ├── modelsim
│   │   │   ├── questa
│   │   │   ├── riviera
│   │   │   ├── vcs
│   │   │   └── xcelium
│   │   ├── ip
│   │   │   └── 2017.4
│   │   └── wt
│   │       ├── gui_handlers.wdf
│   │       ├── gui_resources.wdf
│   │       ├── java_command_handlers.wdf
│   │       ├── project.wpc
│   │       ├── synthesis.wdf
│   │       ├── synthesis_details.wdf
│   │       └── webtalk_pa.xml
│   ├── dual_ov5640_an5642_hdmi.hw
│   │   ├── dual_ov5640_an5642_hdmi.lpr
│   │   └── hw_1
│   │       ├── hw.xml
│   │       └── wave
│   ├── dual_ov5640_an5642_hdmi.ip_user_files
│   │   ├── README.txt
│   │   ├── ip
│   │   │   ├── afifo_16i_64o_512
│   │   │   │   ├── afifo_16i_64o_512.veo
│   │   │   │   ├── afifo_16i_64o_512.vho
│   │   │   │   ├── afifo_16i_64o_512_stub.v
│   │   │   │   └── afifo_16i_64o_512_stub.vhdl
│   │   │   ├── afifo_64i_16o_128
│   │   │   │   ├── afifo_64i_16o_128.veo
│   │   │   │   ├── afifo_64i_16o_128.vho
│   │   │   │   ├── afifo_64i_16o_128_stub.v
│   │   │   │   └── afifo_64i_16o_128_stub.vhdl
│   │   │   ├── ddr3
│   │   │   │   └── ddr3.veo
│   │   │   ├── sys_pll
│   │   │   │   ├── sys_pll.veo
│   │   │   │   ├── sys_pll_stub.v
│   │   │   │   └── sys_pll_stub.vhdl
│   │   │   └── video_pll
│   │   │       ├── video_pll.veo
│   │   │       ├── video_pll_stub.v
│   │   │       └── video_pll_stub.vhdl
│   │   ├── ipstatic
│   │   │   ├── fifo_generator_v13_0_1
│   │   │   │   ├── hdl
│   │   │   │   │   └── fifo_generator_v13_0_rfs.vhd
│   │   │   │   └── simulation
│   │   │   │       └── fifo_generator_vhdl_beh.vhd
│   │   │   ├── hdl
│   │   │   │   ├── fifo_generator_v13_2_rfs.v
│   │   │   │   └── fifo_generator_v13_2_rfs.vhd
│   │   │   └── simulation
│   │   │       └── fifo_generator_vlog_beh.v
│   │   ├── mem_init_files
│   │   │   ├── mig_a.prj
│   │   │   └── mig_b.prj
│   │   └── sim_scripts
│   │       └── ddr3
│   │           ├── README.txt
│   │           ├── activehdl
│   │           │   ├── README.txt
│   │           │   ├── compile.do
│   │           │   ├── ddr3.sh
│   │           │   ├── ddr3.udo
│   │           │   ├── file_info.txt
│   │           │   ├── glbl.v
│   │           │   ├── mig_b.prj
│   │           │   ├── simulate.do
│   │           │   └── wave.do
│   │           ├── ies
│   │           │   ├── README.txt
│   │           │   ├── ddr3.sh
│   │           │   ├── file_info.txt
│   │           │   ├── glbl.v
│   │           │   ├── mig_b.prj
│   │           │   └── run.f
│   │           ├── modelsim
│   │           │   ├── README.txt
│   │           │   ├── compile.do
│   │           │   ├── ddr3.sh
│   │           │   ├── ddr3.udo
│   │           │   ├── file_info.txt
│   │           │   ├── glbl.v
│   │           │   ├── mig_b.prj
│   │           │   ├── simulate.do
│   │           │   └── wave.do
│   │           ├── questa
│   │           │   ├── README.txt
│   │           │   ├── compile.do
│   │           │   ├── ddr3.sh
│   │           │   ├── ddr3.udo
│   │           │   ├── elaborate.do
│   │           │   ├── file_info.txt
│   │           │   ├── glbl.v
│   │           │   ├── mig_b.prj
│   │           │   ├── simulate.do
│   │           │   └── wave.do
│   │           ├── riviera
│   │           │   ├── README.txt
│   │           │   ├── compile.do
│   │           │   ├── ddr3.sh
│   │           │   ├── ddr3.udo
│   │           │   ├── file_info.txt
│   │           │   ├── glbl.v
│   │           │   ├── mig_b.prj
│   │           │   ├── simulate.do
│   │           │   └── wave.do
│   │           ├── vcs
│   │           │   ├── README.txt
│   │           │   ├── ddr3.sh
│   │           │   ├── file_info.txt
│   │           │   ├── glbl.v
│   │           │   ├── mig_b.prj
│   │           │   └── simulate.do
│   │           └── xsim
│   │               ├── README.txt
│   │               ├── cmd.tcl
│   │               ├── ddr3.sh
│   │               ├── elab.opt
│   │               ├── file_info.txt
│   │               ├── glbl.v
│   │               ├── mig_b.prj
│   │               ├── vlog.prj
│   │               └── xsim.ini
│   ├── dual_ov5640_an5642_hdmi.runs
│   │   ├── afifo_16i_64o_512_synth_1
│   │   │   ├── ISEWrap.js
│   │   │   ├── ISEWrap.sh
│   │   │   ├── afifo_16i_64o_512.dcp
│   │   │   ├── afifo_16i_64o_512.tcl
│   │   │   ├── afifo_16i_64o_512.vds
│   │   │   ├── afifo_16i_64o_512_utilization_synth.pb
│   │   │   ├── afifo_16i_64o_512_utilization_synth.rpt
│   │   │   ├── dont_touch.xdc
│   │   │   ├── gen_run.xml
│   │   │   ├── htr.txt
│   │   │   ├── rundef.js
│   │   │   ├── runme.bat
│   │   │   ├── runme.log
│   │   │   ├── runme.sh
│   │   │   ├── vivado.jou
│   │   │   └── vivado.pb
│   │   ├── afifo_64i_16o_128_synth_1
│   │   │   ├── ISEWrap.js
│   │   │   ├── ISEWrap.sh
│   │   │   ├── afifo_64i_16o_128.dcp
│   │   │   ├── afifo_64i_16o_128.tcl
│   │   │   ├── afifo_64i_16o_128.vds
│   │   │   ├── afifo_64i_16o_128_utilization_synth.pb
│   │   │   ├── afifo_64i_16o_128_utilization_synth.rpt
│   │   │   ├── dont_touch.xdc
│   │   │   ├── gen_run.xml
│   │   │   ├── htr.txt
│   │   │   ├── rundef.js
│   │   │   ├── runme.bat
│   │   │   ├── runme.log
│   │   │   ├── runme.sh
│   │   │   ├── vivado.jou
│   │   │   └── vivado.pb
│   │   ├── ddr3_synth_1
│   │   ├── impl_1
│   │   │   ├── hs_err_pid4872.dmp
│   │   │   ├── hs_err_pid4872.log
│   │   │   ├── init_design.pb
│   │   │   ├── opt_design.pb
│   │   │   ├── place_design.pb
│   │   │   ├── route_design.pb
│   │   │   ├── runme.log
│   │   │   ├── top.bin
│   │   │   ├── top.bit
│   │   │   ├── top.vdi
│   │   │   ├── top_4872.backup.vdi
│   │   │   ├── usage_statistics_webtalk.html
│   │   │   ├── usage_statistics_webtalk.xml
│   │   │   ├── vivado.jou
│   │   │   ├── vivado.pb
│   │   │   ├── vivado_4872.backup.jou
│   │   │   └── write_bitstream.pb
│   │   ├── synth_1
│   │   │   ├── ISEWrap.js
│   │   │   ├── ISEWrap.sh
│   │   │   ├── dont_touch.xdc
│   │   │   ├── fsm_encoding.os
│   │   │   ├── gen_run.xml
│   │   │   ├── htr.txt
│   │   │   ├── project.wdf
│   │   │   ├── rundef.js
│   │   │   ├── runme.bat
│   │   │   ├── runme.log
│   │   │   ├── runme.sh
│   │   │   ├── top.dcp
│   │   │   ├── top.tcl
│   │   │   ├── top.vds
│   │   │   ├── top_utilization_synth.pb
│   │   │   ├── top_utilization_synth.rpt
│   │   │   ├── vivado.jou
│   │   │   └── vivado.pb
│   │   ├── sys_pll_synth_1
│   │   │   ├── ISEWrap.js
│   │   │   ├── ISEWrap.sh
│   │   │   ├── dont_touch.xdc
│   │   │   ├── gen_run.xml
│   │   │   ├── htr.txt
│   │   │   ├── rundef.js
│   │   │   ├── runme.bat
│   │   │   ├── runme.log
│   │   │   ├── runme.sh
│   │   │   ├── sys_pll.dcp
│   │   │   ├── sys_pll.tcl
│   │   │   ├── sys_pll.vds
│   │   │   ├── sys_pll_utilization_synth.pb
│   │   │   ├── sys_pll_utilization_synth.rpt
│   │   │   ├── vivado.jou
│   │   │   └── vivado.pb
│   │   └── video_pll_synth_1
│   │       ├── ISEWrap.js
│   │       ├── ISEWrap.sh
│   │       ├── dont_touch.xdc
│   │       ├── gen_run.xml
│   │       ├── htr.txt
│   │       ├── rundef.js
│   │       ├── runme.bat
│   │       ├── runme.log
│   │       ├── runme.sh
│   │       ├── video_pll.dcp
│   │       ├── video_pll.tcl
│   │       ├── video_pll.vds
│   │       ├── video_pll_utilization_synth.pb
│   │       ├── video_pll_utilization_synth.rpt
│   │       ├── vivado.jou
│   │       └── vivado.pb
│   ├── dual_ov5640_an5642_hdmi.sim
│   ├── dual_ov5640_an5642_hdmi.srcs
│   │   ├── constrs_1
│   │   │   └── new
│   │   │       └── ddr3_ov5640_hdmi.xdc
│   │   └── sources_1
│   │       ├── aq_axi_master.v
│   │       ├── cmos_8_16bit.v
│   │       ├── cmos_write_req_gen.v
│   │       ├── color_bar.v
│   │       ├── frame_fifo_read.v
│   │       ├── frame_fifo_write.v
│   │       ├── frame_read_write.v
│   │       ├── i2c_master
│   │       │   ├── i2c_config.v
│   │       │   ├── i2c_master_bit_ctrl.v
│   │       │   ├── i2c_master_byte_ctrl.v
│   │       │   ├── i2c_master_defines.v
│   │       │   ├── i2c_master_top.v
│   │       │   └── timescale.v
│   │       ├── ip
│   │       │   ├── afifo_16i_64o_512
│   │       │   │   ├── afifo_16i_64o_512.dcp
│   │       │   │   ├── afifo_16i_64o_512.veo
│   │       │   │   ├── afifo_16i_64o_512.vho
│   │       │   │   ├── afifo_16i_64o_512.xci
│   │       │   │   ├── afifo_16i_64o_512.xdc
│   │       │   │   ├── afifo_16i_64o_512.xml
│   │       │   │   ├── afifo_16i_64o_512_clocks.xdc
│   │       │   │   ├── afifo_16i_64o_512_ooc.xdc
│   │       │   │   ├── afifo_16i_64o_512_sim_netlist.v
│   │       │   │   ├── afifo_16i_64o_512_sim_netlist.vhdl
│   │       │   │   ├── afifo_16i_64o_512_stub.v
│   │       │   │   ├── afifo_16i_64o_512_stub.vhdl
│   │       │   │   ├── hdl
│   │       │   │   │   ├── blk_mem_gen_v8_4_vhsyn_rfs.vhd
│   │       │   │   │   └── fifo_generator_v13_2_vhsyn_rfs.vhd
│   │       │   │   └── synth
│   │       │   │       └── afifo_16i_64o_512.vhd
│   │       │   ├── afifo_64i_16o_128
│   │       │   │   ├── afifo_64i_16o_128.dcp
│   │       │   │   ├── afifo_64i_16o_128.veo
│   │       │   │   ├── afifo_64i_16o_128.vho
│   │       │   │   ├── afifo_64i_16o_128.xci
│   │       │   │   ├── afifo_64i_16o_128.xdc
│   │       │   │   ├── afifo_64i_16o_128.xml
│   │       │   │   ├── afifo_64i_16o_128_clocks.xdc
│   │       │   │   ├── afifo_64i_16o_128_ooc.xdc
│   │       │   │   ├── afifo_64i_16o_128_sim_netlist.v
│   │       │   │   ├── afifo_64i_16o_128_sim_netlist.vhdl
│   │       │   │   ├── afifo_64i_16o_128_stub.v
│   │       │   │   ├── afifo_64i_16o_128_stub.vhdl
│   │       │   │   ├── hdl
│   │       │   │   │   ├── blk_mem_gen_v8_4_vhsyn_rfs.vhd
│   │       │   │   │   └── fifo_generator_v13_2_vhsyn_rfs.vhd
│   │       │   │   └── synth
│   │       │   │       └── afifo_64i_16o_128.vhd
│   │       │   ├── ddr3
│   │       │   │   ├── _tmp
│   │       │   │   ├── ddr3
│   │       │   │   │   ├── datasheet.txt
│   │       │   │   │   ├── docs
│   │       │   │   │   │   └── phy_only_support_readme.txt
│   │       │   │   │   ├── example_design
│   │       │   │   │   │   ├── log.txt
│   │       │   │   │   │   ├── par
│   │       │   │   │   │   │   ├── example_top.xdc
│   │       │   │   │   │   │   └── readme.txt
│   │       │   │   │   │   ├── rtl
│   │       │   │   │   │   │   ├── example_top.v
│   │       │   │   │   │   │   └── traffic_gen
│   │       │   │   │   │   │       ├── mig_7series_v4_0_axi4_tg.v
│   │       │   │   │   │   │       ├── mig_7series_v4_0_axi4_wrapper.v
│   │       │   │   │   │   │       ├── mig_7series_v4_0_cmd_prbs_gen_axi.v
│   │       │   │   │   │   │       ├── mig_7series_v4_0_data_gen_chk.v
│   │       │   │   │   │   │       └── mig_7series_v4_0_tg.v
│   │       │   │   │   │   ├── sim
│   │       │   │   │   │   │   ├── ddr3_model.sv
│   │       │   │   │   │   │   ├── ddr3_model_parameters.vh
│   │       │   │   │   │   │   ├── ies_run.sh
│   │       │   │   │   │   │   ├── readme.txt
│   │       │   │   │   │   │   ├── sim.do
│   │       │   │   │   │   │   ├── sim_tb_top.v
│   │       │   │   │   │   │   ├── vcs_run.sh
│   │       │   │   │   │   │   ├── wiredly.v
│   │       │   │   │   │   │   ├── xsim_files.prj
│   │       │   │   │   │   │   ├── xsim_options.tcl
│   │       │   │   │   │   │   └── xsim_run.bat
│   │       │   │   │   │   └── synth
│   │       │   │   │   ├── mig.prj
│   │       │   │   │   └── user_design
│   │       │   │   │       ├── constraints
│   │       │   │   │       │   ├── ddr3.xdc
│   │       │   │   │       │   └── ddr3_ooc.xdc
│   │       │   │   │       ├── log.txt
│   │       │   │   │       └── rtl
│   │       │   │   │           ├── axi
│   │       │   │   │           │   ├── mig_7series_v4_0_axi_ctrl_addr_decode.v
│   │       │   │   │           │   ├── mig_7series_v4_0_axi_ctrl_read.v
│   │       │   │   │           │   ├── mig_7series_v4_0_axi_ctrl_reg.v
│   │       │   │   │           │   ├── mig_7series_v4_0_axi_ctrl_reg_bank.v
│   │       │   │   │           │   ├── mig_7series_v4_0_axi_ctrl_top.v
│   │       │   │   │           │   ├── mig_7series_v4_0_axi_ctrl_write.v
│   │       │   │   │           │   ├── mig_7series_v4_0_axi_mc.v
│   │       │   │   │           │   ├── mig_7series_v4_0_axi_mc_ar_channel.v
│   │       │   │   │           │   ├── mig_7series_v4_0_axi_mc_aw_channel.v
│   │       │   │   │           │   ├── mig_7series_v4_0_axi_mc_b_channel.v
│   │       │   │   │           │   ├── mig_7series_v4_0_axi_mc_cmd_arbiter.v
│   │       │   │   │           │   ├── mig_7series_v4_0_axi_mc_cmd_fsm.v
│   │       │   │   │           │   ├── mig_7series_v4_0_axi_mc_cmd_translator.v
│   │       │   │   │           │   ├── mig_7series_v4_0_axi_mc_fifo.v
│   │       │   │   │           │   ├── mig_7series_v4_0_axi_mc_incr_cmd.v
│   │       │   │   │           │   ├── mig_7series_v4_0_axi_mc_r_channel.v
│   │       │   │   │           │   ├── mig_7series_v4_0_axi_mc_simple_fifo.v
│   │       │   │   │           │   ├── mig_7series_v4_0_axi_mc_w_channel.v
│   │       │   │   │           │   ├── mig_7series_v4_0_axi_mc_wr_cmd_fsm.v
│   │       │   │   │           │   ├── mig_7series_v4_0_axi_mc_wrap_cmd.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_a_upsizer.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_axi_register_slice.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_axi_upsizer.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_axic_register_slice.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_carry_and.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_carry_latch_and.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_carry_latch_or.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_carry_or.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_command_fifo.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_comparator.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_comparator_sel.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_comparator_sel_static.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_r_upsizer.v
│   │       │   │   │           │   └── mig_7series_v4_0_ddr_w_upsizer.v
│   │       │   │   │           ├── clocking
│   │       │   │   │           │   ├── mig_7series_v4_0_clk_ibuf.v
│   │       │   │   │           │   ├── mig_7series_v4_0_infrastructure.v
│   │       │   │   │           │   ├── mig_7series_v4_0_iodelay_ctrl.v
│   │       │   │   │           │   └── mig_7series_v4_0_tempmon.v
│   │       │   │   │           ├── controller
│   │       │   │   │           │   ├── mig_7series_v4_0_arb_mux.v
│   │       │   │   │           │   ├── mig_7series_v4_0_arb_row_col.v
│   │       │   │   │           │   ├── mig_7series_v4_0_arb_select.v
│   │       │   │   │           │   ├── mig_7series_v4_0_bank_cntrl.v
│   │       │   │   │           │   ├── mig_7series_v4_0_bank_common.v
│   │       │   │   │           │   ├── mig_7series_v4_0_bank_compare.v
│   │       │   │   │           │   ├── mig_7series_v4_0_bank_mach.v
│   │       │   │   │           │   ├── mig_7series_v4_0_bank_queue.v
│   │       │   │   │           │   ├── mig_7series_v4_0_bank_state.v
│   │       │   │   │           │   ├── mig_7series_v4_0_col_mach.v
│   │       │   │   │           │   ├── mig_7series_v4_0_mc.v
│   │       │   │   │           │   ├── mig_7series_v4_0_rank_cntrl.v
│   │       │   │   │           │   ├── mig_7series_v4_0_rank_common.v
│   │       │   │   │           │   ├── mig_7series_v4_0_rank_mach.v
│   │       │   │   │           │   └── mig_7series_v4_0_round_robin_arb.v
│   │       │   │   │           ├── ddr3.v
│   │       │   │   │           ├── ddr3_mig.v
│   │       │   │   │           ├── ddr3_mig_sim.v
│   │       │   │   │           ├── ecc
│   │       │   │   │           │   ├── mig_7series_v4_0_ecc_buf.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ecc_dec_fix.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ecc_gen.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ecc_merge_enc.v
│   │       │   │   │           │   └── mig_7series_v4_0_fi_xor.v
│   │       │   │   │           ├── ip_top
│   │       │   │   │           │   ├── mig_7series_v4_0_mem_intfc.v
│   │       │   │   │           │   └── mig_7series_v4_0_memc_ui_top_axi.v
│   │       │   │   │           ├── phy
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_byte_group_io.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_byte_lane.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_calib_top.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_if_post_fifo.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_mc_phy.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_mc_phy_wrapper.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_of_pre_fifo.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_phy_4lanes.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_phy_ck_addr_cmd_delay.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_phy_dqs_found_cal.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_phy_dqs_found_cal_hr.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_phy_init.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_phy_ocd_cntlr.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_phy_ocd_data.v
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│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_phy_ocd_lim.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_phy_ocd_mux.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_phy_ocd_po_cntlr.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_phy_ocd_samp.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_phy_oclkdelay_cal.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_phy_prbs_rdlvl.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_phy_rdlvl.v
│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_phy_tempmon.v
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│   │       │   │   │           │   ├── mig_7series_v4_0_ddr_prbs_gen.v
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