vivado FFT IP的使用（完整工程文件）

【实例简介】vivado FFT IP的使用（完整工程文件）

第一页配置（Configuration）：

（1）Number of Channels：多通道输入。FFT转换通道的个数

（2）Transform Length ：FFT的点数

（3）Architecture Configuration：

Target Clock Frequency：工作时钟；

Architecture choice：选择一种FFT结构。包括自动匹配、流水线Streaming、基4 Burst、基2 Burst和轻量级基2 Burst，它们的计算速度和消耗的资源依次减少，可根据工程实际进行选择。

（4）Run Time Configurable Transform Length：实时更改FFT的点数

第二页配置（Implementation）：

（1）Data Format：设置FFT的数据格式为定点Fixed Point或浮点Float Point；

（2）Scaling Option：输出截位方式选择。不截位（Unscaled），截位（Scaled），块浮点（Block Floating Point）；

（3）Precision Option：设置输入数据的位宽和相位因子位宽；

（4）Control Signals：时钟使能（ACLKEN），复位信号（ARESETn，低有效）；

（5）Output Ordering Option：用以选择FFT计算结果以自然顺序（Nature Order）或位倒序（Bit/Digit Reversed Order）输出。

【核心代码】
.
├── FFT_use.cache
│   ├── compile_simlib
│   │   ├── activehdl
│   │   ├── ies
│   │   ├── modelsim
│   │   ├── questa
│   │   ├── riviera
│   │   └── vcs
│   ├── ip
│   │   └── 2017.2
│   │       ├── 124817b5785f29d3
│   │       │   ├── 124817b5785f29d3.xci
│   │       │   ├── clk_wiz_0.dcp
│   │       │   ├── clk_wiz_0_sim_netlist.v
│   │       │   ├── clk_wiz_0_sim_netlist.vhdl
│   │       │   ├── clk_wiz_0_stub.v
│   │       │   └── clk_wiz_0_stub.vhdl
│   │       ├── 124817b5785f29d3.logs
│   │       │   └── runme.log
│   │       ├── 995844ae2e31ba89
│   │       │   ├── 995844ae2e31ba89.xci
│   │       │   ├── dds_sin.dcp
│   │       │   ├── dds_sin_sim_netlist.v
│   │       │   ├── dds_sin_sim_netlist.vhdl
│   │       │   ├── dds_sin_stub.v
│   │       │   └── dds_sin_stub.vhdl
│   │       ├── 995844ae2e31ba89.logs
│   │       │   └── runme.log
│   │       ├── b353a765858e5e99
│   │       │   ├── b353a765858e5e99.xci
│   │       │   ├── xfft_0.dcp
│   │       │   ├── xfft_0_sim_netlist.v
│   │       │   ├── xfft_0_sim_netlist.vhdl
│   │       │   ├── xfft_0_stub.v
│   │       │   └── xfft_0_stub.vhdl
│   │       ├── b353a765858e5e99.logs
│   │       │   └── runme.log
│   │       ├── db0ebcf066ccaf81
│   │       │   ├── db0ebcf066ccaf81.xci
│   │       │   ├── div_gen_0.dcp
│   │       │   ├── div_gen_0_sim_netlist.v
│   │       │   ├── div_gen_0_sim_netlist.vhdl
│   │       │   ├── div_gen_0_stub.v
│   │       │   └── div_gen_0_stub.vhdl
│   │       └── db0ebcf066ccaf81.logs
│   │           └── runme.log
│   └── wt
│       ├── gui_resources.wdf
│       ├── java_command_handlers.wdf
│       ├── project.wpc
│       ├── synthesis.wdf
│       ├── webtalk_pa.xml
│       └── xsim.wdf
├── FFT_use.hw
│   └── FFT_use.lpr
├── FFT_use.ip_user_files
│   ├── README.txt
│   ├── ip
│   │   ├── CORDICROOT
│   │   │   ├── CORDICROOT.veo
│   │   │   ├── CORDICROOT.vho
│   │   │   ├── demo_tb
│   │   │   │   └── tb_CORDICROOT.vhd
│   │   │   └── sim
│   │   │       └── CORDICROOT.vhd
│   │   ├── clk_wiz_0
│   │   │   ├── clk_wiz_0.veo
│   │   │   ├── clk_wiz_0_stub.v
│   │   │   └── clk_wiz_0_stub.vhdl
│   │   ├── dds_sin
│   │   │   ├── dds_sin.veo
│   │   │   ├── dds_sin.vho
│   │   │   ├── dds_sin_stub.v
│   │   │   └── dds_sin_stub.vhdl
│   │   ├── div_gen_0
│   │   │   ├── div_gen_0.veo
│   │   │   ├── div_gen_0.vho
│   │   │   ├── div_gen_0_stub.v
│   │   │   └── div_gen_0_stub.vhdl
│   │   └── xfft_0
│   │       ├── xfft_0.veo
│   │       ├── xfft_0.vho
│   │       ├── xfft_0_stub.v
│   │       └── xfft_0_stub.vhdl
│   ├── ipstatic
│   │   └── hdl
│   │       ├── axi_utils_v2_0_vh_rfs.vhd
│   │       ├── c_addsub_v12_0_vh_rfs.vhd
│   │       ├── c_mux_bit_v12_0_vh_rfs.vhd
│   │       ├── c_reg_fd_v12_0_vh_rfs.vhd
│   │       ├── c_shift_ram_v12_0_vh_rfs.vhd
│   │       ├── cmpy_v6_0_vh_rfs.vhd
│   │       ├── cordic_v6_0_vh_rfs.vhd
│   │       ├── dds_compiler_v6_0_vh_rfs.vhd
│   │       ├── div_gen_v5_1_vh_rfs.vhd
│   │       ├── floating_point_v7_0_vh_rfs.vhd
│   │       ├── mult_gen_v12_0_vh_rfs.vhd
│   │       ├── xbip_addsub_v3_0_vh_rfs.vhd
│   │       ├── xbip_bram18k_v3_0_vh_rfs.vhd
│   │       ├── xbip_dsp48_addsub_v3_0_vh_rfs.vhd
│   │       ├── xbip_dsp48_mult_v3_0_vh_rfs.vhd
│   │       ├── xbip_dsp48_multadd_v3_0_vh_rfs.vhd
│   │       ├── xbip_dsp48_wrapper_v3_0_vh_rfs.vhd
│   │       ├── xbip_pipe_v3_0_vh_rfs.vhd
│   │       ├── xbip_utils_v3_0_vh_rfs.vhd
│   │       └── xfft_v9_0_vh_rfs.vhd
│   └── sim_scripts
│       ├── CORDICROOT
│       │   ├── README.txt
│       │   ├── activehdl
│       │   │   ├── CORDICROOT.sh
│       │   │   ├── CORDICROOT.udo
│       │   │   ├── README.txt
│       │   │   ├── compile.do
│       │   │   ├── file_info.txt
│       │   │   ├── simulate.do
│       │   │   └── wave.do
│       │   ├── ies
│       │   │   ├── CORDICROOT.sh
│       │   │   ├── README.txt
│       │   │   ├── file_info.txt
│       │   │   └── run.f
│       │   ├── modelsim
│       │   │   ├── CORDICROOT.sh
│       │   │   ├── CORDICROOT.udo
│       │   │   ├── README.txt
│       │   │   ├── compile.do
│       │   │   ├── file_info.txt
│       │   │   ├── simulate.do
│       │   │   └── wave.do
│       │   ├── questa
│       │   │   ├── CORDICROOT.sh
│       │   │   ├── CORDICROOT.udo
│       │   │   ├── README.txt
│       │   │   ├── compile.do
│       │   │   ├── elaborate.do
│       │   │   ├── file_info.txt
│       │   │   ├── simulate.do
│       │   │   └── wave.do
│       │   ├── riviera
│       │   │   ├── CORDICROOT.sh
│       │   │   ├── CORDICROOT.udo
│       │   │   ├── README.txt
│       │   │   ├── compile.do
│       │   │   ├── file_info.txt
│       │   │   ├── simulate.do
│       │   │   └── wave.do
│       │   ├── vcs
│       │   │   ├── CORDICROOT.sh
│       │   │   ├── README.txt
│       │   │   ├── file_info.txt
│       │   │   └── simulate.do
│       │   └── xsim
│       │       ├── CORDICROOT.sh
│       │       ├── README.txt
│       │       ├── cmd.tcl
│       │       ├── elab.opt
│       │       ├── file_info.txt
│       │       ├── vhdl.prj
│       │       └── xsim.ini
│       ├── clk_wiz_0
│       │   ├── README.txt
│       │   ├── activehdl
│       │   │   ├── README.txt
│       │   │   ├── clk_wiz_0.sh
│       │   │   ├── clk_wiz_0.udo
│       │   │   ├── compile.do
│       │   │   ├── file_info.txt
│       │   │   ├── glbl.v
│       │   │   ├── simulate.do
│       │   │   └── wave.do
│       │   ├── ies
│       │   │   ├── README.txt
│       │   │   ├── clk_wiz_0.sh
│       │   │   ├── file_info.txt
│       │   │   ├── glbl.v
│       │   │   └── run.f
│       │   ├── modelsim
│       │   │   ├── README.txt
│       │   │   ├── clk_wiz_0.sh
│       │   │   ├── clk_wiz_0.udo
│       │   │   ├── compile.do
│       │   │   ├── file_info.txt
│       │   │   ├── glbl.v
│       │   │   ├── simulate.do
│       │   │   └── wave.do
│       │   ├── questa
│       │   │   ├── README.txt
│       │   │   ├── clk_wiz_0.sh
│       │   │   ├── clk_wiz_0.udo
│       │   │   ├── compile.do
│       │   │   ├── elaborate.do
│       │   │   ├── file_info.txt
│       │   │   ├── glbl.v
│       │   │   ├── simulate.do
│       │   │   └── wave.do
│       │   ├── riviera
│       │   │   ├── README.txt
│       │   │   ├── clk_wiz_0.sh
│       │   │   ├── clk_wiz_0.udo
│       │   │   ├── compile.do
│       │   │   ├── file_info.txt
│       │   │   ├── glbl.v
│       │   │   ├── simulate.do
│       │   │   └── wave.do
│       │   ├── vcs
│       │   │   ├── README.txt
│       │   │   ├── clk_wiz_0.sh
│       │   │   ├── file_info.txt
│       │   │   ├── glbl.v
│       │   │   └── simulate.do
│       │   └── xsim
│       │       ├── README.txt
│       │       ├── clk_wiz_0.sh
│       │       ├── cmd.tcl
│       │       ├── elab.opt
│       │       ├── file_info.txt
│       │       ├── glbl.v
│       │       ├── vlog.prj
│       │       └── xsim.ini
│       ├── dds_sin
│       │   ├── README.txt
│       │   ├── activehdl
│       │   │   ├── README.txt
│       │   │   ├── compile.do
│       │   │   ├── dds_sin.sh
│       │   │   ├── dds_sin.udo
│       │   │   ├── file_info.txt
│       │   │   ├── glbl.v
│       │   │   ├── simulate.do
│       │   │   └── wave.do
│       │   ├── ies
│       │   │   ├── README.txt
│       │   │   ├── dds_sin.sh
│       │   │   ├── file_info.txt
│       │   │   ├── glbl.v
│       │   │   └── run.f
│       │   ├── modelsim
│       │   │   ├── README.txt
│       │   │   ├── compile.do
│       │   │   ├── dds_sin.sh
│       │   │   ├── dds_sin.udo
│       │   │   ├── file_info.txt
│       │   │   ├── glbl.v
│       │   │   ├── simulate.do
│       │   │   └── wave.do
│       │   ├── questa
│       │   │   ├── README.txt
│       │   │   ├── compile.do
│       │   │   ├── dds_sin.sh
│       │   │   ├── dds_sin.udo
│       │   │   ├── elaborate.do
│       │   │   ├── file_info.txt
│       │   │   ├── glbl.v
│       │   │   ├── simulate.do
│       │   │   └── wave.do
│       │   ├── riviera
│       │   │   ├── README.txt
│       │   │   ├── compile.do
│       │   │   ├── dds_sin.sh
│       │   │   ├── dds_sin.udo
│       │   │   ├── file_info.txt
│       │   │   ├── glbl.v
│       │   │   ├── simulate.do
│       │   │   └── wave.do
│       │   ├── vcs
│       │   │   ├── README.txt
│       │   │   ├── dds_sin.sh
│       │   │   ├── file_info.txt
│       │   │   ├── glbl.v
│       │   │   └── simulate.do
│       │   └── xsim
│       │       ├── README.txt
│       │       ├── cmd.tcl
│       │       ├── dds_sin.sh
│       │       ├── elab.opt
│       │       ├── file_info.txt
│       │       ├── vhdl.prj
│       │       └── xsim.ini
│       ├── div_gen_0
│       │   ├── README.txt
│       │   ├── activehdl
│       │   │   ├── README.txt
│       │   │   ├── compile.do
│       │   │   ├── div_gen_0.sh
│       │   │   ├── div_gen_0.udo
│       │   │   ├── file_info.txt
│       │   │   ├── simulate.do
│       │   │   └── wave.do
│       │   ├── ies
│       │   │   ├── README.txt
│       │   │   ├── div_gen_0.sh
│       │   │   ├── file_info.txt
│       │   │   └── run.f
│       │   ├── modelsim
│       │   │   ├── README.txt
│       │   │   ├── compile.do
│       │   │   ├── div_gen_0.sh
│       │   │   ├── div_gen_0.udo
│       │   │   ├── file_info.txt
│       │   │   ├── simulate.do
│       │   │   └── wave.do
│       │   ├── questa
│       │   │   ├── README.txt
│       │   │   ├── compile.do
│       │   │   ├── div_gen_0.sh
│       │   │   ├── div_gen_0.udo
│       │   │   ├── elaborate.do
│       │   │   ├── file_info.txt
│       │   │   ├── simulate.do
│       │   │   └── wave.do
│       │   ├── riviera
│       │   │   ├── README.txt
│       │   │   ├── compile.do
│       │   │   ├── div_gen_0.sh
│       │   │   ├── div_gen_0.udo
│       │   │   ├── file_info.txt
│       │   │   ├── simulate.do
│       │   │   └── wave.do
│       │   ├── vcs
│       │   │   ├── README.txt
│       │   │   ├── div_gen_0.sh
│       │   │   ├── file_info.txt
│       │   │   └── simulate.do
│       │   └── xsim
│       │       ├── README.txt
│       │       ├── cmd.tcl
│       │       ├── div_gen_0.sh
│       │       ├── elab.opt
│       │       ├── file_info.txt
│       │       ├── vhdl.prj
│       │       └── xsim.ini
│       └── xfft_0
│           ├── README.txt
│           ├── activehdl
│           │   ├── README.txt
│           │   ├── compile.do
│           │   ├── file_info.txt
│           │   ├── glbl.v
│           │   ├── simulate.do
│           │   ├── wave.do
│           │   ├── xfft_0.sh
│           │   └── xfft_0.udo
│           ├── ies
│           │   ├── README.txt
│           │   ├── file_info.txt
│           │   ├── glbl.v
│           │   ├── run.f
│           │   └── xfft_0.sh
│           ├── modelsim
│           │   ├── README.txt
│           │   ├── compile.do
│           │   ├── file_info.txt
│           │   ├── glbl.v
│           │   ├── simulate.do
│           │   ├── wave.do
│           │   ├── xfft_0.sh
│           │   └── xfft_0.udo
│           ├── questa
│           │   ├── README.txt
│           │   ├── compile.do
│           │   ├── elaborate.do
│           │   ├── file_info.txt
│           │   ├── glbl.v
│           │   ├── simulate.do
│           │   ├── wave.do
│           │   ├── xfft_0.sh
│           │   └── xfft_0.udo
│           ├── riviera
│           │   ├── README.txt
│           │   ├── compile.do
│           │   ├── file_info.txt
│           │   ├── glbl.v
│           │   ├── simulate.do
│           │   ├── wave.do
│           │   ├── xfft_0.sh
│           │   └── xfft_0.udo
│           ├── vcs
│           │   ├── README.txt
│           │   ├── file_info.txt
│           │   ├── glbl.v
│           │   ├── simulate.do
│           │   └── xfft_0.sh
│           └── xsim
│               ├── README.txt
│               ├── cmd.tcl
│               ├── elab.opt
│               ├── file_info.txt
│               ├── vhdl.prj
│               ├── xfft_0.sh
│               └── xsim.ini
├── FFT_use.runs
│   ├── clk_wiz_0_synth_1
│   │   ├── ISEWrap.js
│   │   ├── ISEWrap.sh
│   │   ├── clk_wiz_0.dcp
│   │   ├── clk_wiz_0.tcl
│   │   ├── clk_wiz_0.vds
│   │   ├── clk_wiz_0_utilization_synth.pb
│   │   ├── clk_wiz_0_utilization_synth.rpt
│   │   ├── dont_touch.xdc
│   │   ├── gen_run.xml
│   │   ├── htr.txt
│   │   ├── project.wdf
│   │   ├── rundef.js
│   │   ├── runme.bat
│   │   ├── runme.log
│   │   ├── runme.sh
│   │   ├── vivado.jou
│   │   └── vivado.pb
│   ├── dds_sin_synth_1
│   │   ├── ISEWrap.js
│   │   ├── ISEWrap.sh
│   │   ├── dds_sin.dcp
│   │   ├── dds_sin.tcl
│   │   ├── dds_sin.vds
│   │   ├── dds_sin_utilization_synth.pb
│   │   ├── dds_sin_utilization_synth.rpt
│   │   ├── dont_touch.xdc
│   │   ├── gen_run.xml
│   │   ├── htr.txt
│   │   ├── project.wdf
│   │   ├── rundef.js
│   │   ├── runme.bat
│   │   ├── runme.log
│   │   ├── runme.sh
│   │   ├── vivado.jou
│   │   └── vivado.pb
│   ├── div_gen_0_synth_1
│   │   ├── ISEWrap.js
│   │   ├── ISEWrap.sh
│   │   ├── div_gen_0.dcp
│   │   ├── div_gen_0.tcl
│   │   ├── div_gen_0.vds
│   │   ├── div_gen_0_utilization_synth.pb
│   │   ├── div_gen_0_utilization_synth.rpt
│   │   ├── dont_touch.xdc
│   │   ├── gen_run.xml
│   │   ├── htr.txt
│   │   ├── project.wdf
│   │   ├── rundef.js
│   │   ├── runme.bat
│   │   ├── runme.log
│   │   ├── runme.sh
│   │   ├── vivado.jou
│   │   └── vivado.pb
│   └── xfft_0_synth_1
│       ├── ISEWrap.js
│       ├── ISEWrap.sh
│       ├── dont_touch.xdc
│       ├── gen_run.xml
│       ├── htr.txt
│       ├── project.wdf
│       ├── rundef.js
│       ├── runme.bat
│       ├── runme.log
│       ├── runme.sh
│       ├── vivado.jou
│       ├── vivado.pb
│       ├── xfft_0.dcp
│       ├── xfft_0.tcl
│       ├── xfft_0.vds
│       ├── xfft_0_utilization_synth.pb
│       └── xfft_0_utilization_synth.rpt
├── FFT_use.sim
│   └── sim_1
│       └── behav
│           ├── compile.bat
│           ├── compile.log
│           ├── elaborate.bat
│           ├── elaborate.log
│           ├── glbl.v
│           ├── sim_FFT.tcl
│           ├── sim_FFT_behav.wdb
│           ├── sim_FFT_vhdl.prj
│           ├── sim_FFT_vlog.prj
│           ├── simulate.bat
│           ├── simulate.log
│           ├── webtalk.jou
│           ├── webtalk.log
│           ├── webtalk_36828.backup.jou
│           ├── webtalk_36828.backup.log
│           ├── xelab.pb
│           ├── xsim.dir
│           │   ├── sim_FFT_behav
│           │   │   ├── Compile_Options.txt
│           │   │   ├── TempBreakPointFile.txt
│           │   │   ├── webtalk
│           │   │   │   ├── usage_statistics_ext_xsim.html
│           │   │   │   └── usage_statistics_ext_xsim.xml
│           │   │   ├── xsim.dbg
│           │   │   ├── xsim.mem
│           │   │   ├── xsim.reloc
│           │   │   ├── xsim.rtti
│           │   │   ├── xsim.svtype
│           │   │   ├── xsim.type
│           │   │   ├── xsim.xdbg
│           │   │   ├── xsimSettings.ini
│           │   │   ├── xsimcrash.log
│           │   │   ├── xsimk.exe
│           │   │   └── xsimkernel.log
│           │   ├── xil_defaultlib
│           │   │   ├── @max_@get.sdb
│           │   │   ├── clk_wiz_0.sdb
│           │   │   ├── clk_wiz_0_clk_wiz.sdb
│           │   │   ├── cordicroot.vdb
│           │   │   ├── dds_sin.vdb
│           │   │   ├── fft_test.sdb
│           │   │   ├── glbl.sdb
│           │   │   ├── sim_@f@f@t.sdb
│           │   │   ├── top.sdb
│           │   │   ├── xfft_0.vdb
│           │   │   └── xil_defaultlib.rlx
│           │   └── xsim.svtype
│           ├── xsim.ini
│           ├── xsim.ini.bak
│           ├── xvhdl.log
│           ├── xvhdl.pb
│           ├── xvlog.log
│           └── xvlog.pb
├── FFT_use.srcs
│   ├── sim_1
│   │   └── imports
│   │       └── new
│   │           └── sim_FFT.v
│   └── sources_1
│       ├── imports
│       │   └── new
│       │       ├── Max_Get.v
│       │       ├── fft_test.v
│       │       └── top.v
│       └── ip
│           ├── CORDICROOT.xcix
│           ├── clk_wiz_0
│           │   ├── clk_wiz_0.dcp
│           │   ├── clk_wiz_0.v
│           │   ├── clk_wiz_0.veo
│           │   ├── clk_wiz_0.xci
│           │   ├── clk_wiz_0.xdc
│           │   ├── clk_wiz_0.xml
│           │   ├── clk_wiz_0_board.xdc
│           │   ├── clk_wiz_0_clk_wiz.v
│           │   ├── clk_wiz_0_ooc.xdc
│           │   ├── clk_wiz_0_sim_netlist.v
│           │   ├── clk_wiz_0_sim_netlist.vhdl
│           │   ├── clk_wiz_0_stub.v
│           │   ├── clk_wiz_0_stub.vhdl
│           │   ├── doc
│           │   │   └── clk_wiz_v5_4_changelog.txt
│           │   ├── mmcm_pll_drp_func_7s_mmcm.vh
│           │   ├── mmcm_pll_drp_func_7s_pll.vh
│           │   ├── mmcm_pll_drp_func_us_mmcm.vh
│           │   ├── mmcm_pll_drp_func_us_pll.vh
│           │   ├── mmcm_pll_drp_func_us_plus_mmcm.vh
│           │   └── mmcm_pll_drp_func_us_plus_pll.vh
│           ├── dds_sin
│           │   ├── cmodel
│           │   │   ├── dds_compiler_v6_0_bitacc_cmodel_lin64.zip
│           │   │   └── dds_compiler_v6_0_bitacc_cmodel_nt64.zip
│           │   ├── dds_sin.dcp
│           │   ├── dds_sin.veo
│           │   ├── dds_sin.vho
│           │   ├── dds_sin.xci
│           │   ├── dds_sin.xml
│           │   ├── dds_sin_ooc.xdc
│           │   ├── dds_sin_sim_netlist.v
│           │   ├── dds_sin_sim_netlist.vhdl
│           │   ├── dds_sin_stub.v
│           │   ├── dds_sin_stub.vhdl
│           │   ├── demo_tb
│           │   │   └── tb_dds_sin.vhd
│           │   ├── doc
│           │   │   └── dds_compiler_v6_0_changelog.txt
│           │   ├── hdl
│           │   │   ├── axi_utils_v2_0_vh_rfs.vhd
│           │   │   ├── dds_compiler_v6_0_vh_rfs.vhd
│           │   │   ├── mult_gen_v12_0_vh_rfs.vhd
│           │   │   ├── xbip_bram18k_v3_0_vh_rfs.vhd
│           │   │   ├── xbip_dsp48_addsub_v3_0_vh_rfs.vhd
│           │   │   ├── xbip_dsp48_multadd_v3_0_vh_rfs.vhd
│           │   │   ├── xbip_dsp48_wrapper_v3_0_vh_rfs.vhd
│           │   │   ├── xbip_pipe_v3_0_vh_rfs.vhd
│           │   │   └── xbip_utils_v3_0_vh_rfs.vhd
│           │   ├── sim
│           │   │   └── dds_sin.vhd
│           │   └── synth
│           │       └── dds_sin.vhd
│           ├── div_gen_0
│           │   ├── cmodel
│           │   │   ├── div_gen_v5_1_bitacc_cmodel_lin64.zip
│           │   │   └── div_gen_v5_1_bitacc_cmodel_nt64.zip
│           │   ├── demo_tb
│           │   │   └── tb_div_gen_0.vhd
│           │   ├── div_gen_0.dcp
│           │   ├── div_gen_0.veo
│           │   ├── div_gen_0.vho
│           │   ├── div_gen_0.xci
│           │   ├── div_gen_0.xml
│           │   ├── div_gen_0_ooc.xdc
│           │   ├── div_gen_0_sim_netlist.v
│           │   ├── div_gen_0_sim_netlist.vhdl
│           │   ├── div_gen_0_stub.v
│           │   ├── div_gen_0_stub.vhdl
│           │   ├── doc
│           │   │   └── div_gen_v5_1_changelog.txt
│           │   ├── hdl
│           │   │   ├── axi_utils_v2_0_vh_rfs.vhd
│           │   │   ├── div_gen_v5_1_vh_rfs.vhd
│           │   │   ├── floating_point_v7_0_vh_rfs.vhd
│           │   │   ├── mult_gen_v12_0_vh_rfs.vhd
│           │   │   ├── xbip_bram18k_v3_0_vh_rfs.vhd
│           │   │   ├── xbip_dsp48_addsub_v3_0_vh_rfs.vhd
│           │   │   ├── xbip_dsp48_mult_v3_0_vh_rfs.vhd
│           │   │   ├── xbip_dsp48_multadd_v3_0_vh_rfs.vhd
│           │   │   ├── xbip_dsp48_wrapper_v3_0_vh_rfs.vhd
│           │   │   ├── xbip_pipe_v3_0_vh_rfs.vhd
│           │   │   └── xbip_utils_v3_0_vh_rfs.vhd
│           │   ├── sim
│           │   │   └── div_gen_0.vhd
│           │   └── synth
│           │       └── div_gen_0.vhd
│           └── xfft_0
│               ├── cmodel
│               │   ├── xfft_v9_0_bitacc_cmodel_lin64.zip
│               │   └── xfft_v9_0_bitacc_cmodel_nt64.zip
│               ├── demo_tb
│               │   └── tb_xfft_0.vhd
│               ├── doc
│               │   └── xfft_v9_0_changelog.txt
│               ├── hdl
│               │   ├── axi_utils_v2_0_vh_rfs.vhd
│               │   ├── c_addsub_v12_0_vh_rfs.vhd
│               │   ├── c_mux_bit_v12_0_vh_rfs.vhd
│               │   ├── c_reg_fd_v12_0_vh_rfs.vhd
│               │   ├── c_shift_ram_v12_0_vh_rfs.vhd
│               │   ├── cmpy_v6_0_vh_rfs.vhd
│               │   ├── floating_point_v7_0_vh_rfs.vhd
│               │   ├── mult_gen_v12_0_vh_rfs.vhd
│               │   ├── xbip_addsub_v3_0_vh_rfs.vhd
│               │   ├── xbip_bram18k_v3_0_vh_rfs.vhd
│               │   ├── xbip_dsp48_addsub_v3_0_vh_rfs.vhd
│               │   ├── xbip_dsp48_wrapper_v3_0_vh_rfs.vhd
│               │   ├── xbip_pipe_v3_0_vh_rfs.vhd
│               │   ├── xbip_utils_v3_0_vh_rfs.vhd
│               │   └── xfft_v9_0_vh_rfs.vhd
│               ├── sim
│               │   └── xfft_0.vhd
│               ├── synth
│               │   └── xfft_0.vhd
│               ├── xfft_0.dcp
│               ├── xfft_0.veo
│               ├── xfft_0.vho
│               ├── xfft_0.xci
│               ├── xfft_0.xml
│               ├── xfft_0_ooc.xdc
│               ├── xfft_0_sim_netlist.v
│               ├── xfft_0_sim_netlist.vhdl
│               ├── xfft_0_stub.v
│               └── xfft_0_stub.vhdl
├── FFT_use.xpr
├── f_out_get.m
├── ip_upgrade.log
├── sim_FFT_behav.wcfg
├── vivado.jou
├── vivado.log
├── vivado_30644.backup.jou
├── vivado_30644.backup.log
└── 好例子网_FFT_use.zip

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