实例介绍
【实例简介】
这是自适应滤波器，使用verilog代码来编写的，已通过了仿真，效果很好。希望能给大家好好分享！
【实例截图】
【核心代码】
16359647573966176494.rar
└── LMS_filter
├── adder8.bsf
├── adder8.v
├── adder8.v.bak
├── cose.hex
├── counter.bsf
├── counter.v
├── counter.v.bak
├── db
│ ├── altsyncram_1p71.tdf
│ ├── altsyncram_5o71.tdf
│ ├── altsyncram_8m71.tdf
│ ├── altsyncram_9l71.tdf
│ ├── altsyncram_9q71.tdf
│ ├── altsyncram_ao71.tdf
│ ├── altsyncram_jo71.tdf
│ ├── altsyncram_jr71.tdf
│ ├── altsyncram_ju71.tdf
│ ├── altsyncram_k191.tdf
│ ├── altsyncram_l171.tdf
│ ├── altsyncram_mqa1.tdf
│ ├── altsyncram_oo71.tdf
│ ├── altsyncram_or71.tdf
│ ├── altsyncram_qj71.tdf
│ ├── altsyncram_sr71.tdf
│ ├── altsyncram_u171.tdf
│ ├── cmpr_7cc.tdf
│ ├── cntr_d4h.tdf
│ ├── cntr_nkf.tdf
│ ├── LMS_filter.(0).cnf.cdb
│ ├── LMS_filter.(0).cnf.hdb
│ ├── LMS_filter.(10).cnf.cdb
│ ├── LMS_filter.(10).cnf.hdb
│ ├── LMS_filter.(11).cnf.cdb
│ ├── LMS_filter.(11).cnf.hdb
│ ├── LMS_filter.(12).cnf.cdb
│ ├── LMS_filter.(12).cnf.hdb
│ ├── LMS_filter.(13).cnf.cdb
│ ├── LMS_filter.(13).cnf.hdb
│ ├── LMS_filter.(14).cnf.cdb
│ ├── LMS_filter.(14).cnf.hdb
│ ├── LMS_filter.(15).cnf.cdb
│ ├── LMS_filter.(15).cnf.hdb
│ ├── LMS_filter.(16).cnf.cdb
│ ├── LMS_filter.(16).cnf.hdb
│ ├── LMS_filter.(17).cnf.cdb
│ ├── LMS_filter.(17).cnf.hdb
│ ├── LMS_filter.(18).cnf.cdb
│ ├── LMS_filter.(18).cnf.hdb
│ ├── LMS_filter.(19).cnf.cdb
│ ├── LMS_filter.(19).cnf.hdb
│ ├── LMS_filter.(1).cnf.cdb
│ ├── LMS_filter.(1).cnf.hdb
│ ├── LMS_filter.(20).cnf.cdb
│ ├── LMS_filter.(20).cnf.hdb
│ ├── LMS_filter.(21).cnf.cdb
│ ├── LMS_filter.(21).cnf.hdb
│ ├── LMS_filter.(22).cnf.cdb
│ ├── LMS_filter.(22).cnf.hdb
│ ├── LMS_filter.(23).cnf.cdb
│ ├── LMS_filter.(23).cnf.hdb
│ ├── LMS_filter.(24).cnf.cdb
│ ├── LMS_filter.(24).cnf.hdb
│ ├── LMS_filter.(25).cnf.cdb
│ ├── LMS_filter.(25).cnf.hdb
│ ├── LMS_filter.(26).cnf.cdb
│ ├── LMS_filter.(26).cnf.hdb
│ ├── LMS_filter.(27).cnf.cdb
│ ├── LMS_filter.(27).cnf.hdb
│ ├── LMS_filter.(28).cnf.cdb
│ ├── LMS_filter.(28).cnf.hdb
│ ├── LMS_filter.(29).cnf.cdb
│ ├── LMS_filter.(29).cnf.hdb
│ ├── LMS_filter.(2).cnf.cdb
│ ├── LMS_filter.(2).cnf.hdb
│ ├── LMS_filter.(30).cnf.cdb
│ ├── LMS_filter.(30).cnf.hdb
│ ├── LMS_filter.(31).cnf.cdb
│ ├── LMS_filter.(31).cnf.hdb
│ ├── LMS_filter.(32).cnf.cdb
│ ├── LMS_filter.(32).cnf.hdb
│ ├── LMS_filter.(33).cnf.cdb
│ ├── LMS_filter.(33).cnf.hdb
│ ├── LMS_filter.(34).cnf.cdb
│ ├── LMS_filter.(34).cnf.hdb
│ ├── LMS_filter.(35).cnf.cdb
│ ├── LMS_filter.(35).cnf.hdb
│ ├── LMS_filter.(36).cnf.cdb
│ ├── LMS_filter.(36).cnf.hdb
│ ├── LMS_filter.(37).cnf.cdb
│ ├── LMS_filter.(37).cnf.hdb
│ ├── LMS_filter.(38).cnf.cdb
│ ├── LMS_filter.(38).cnf.hdb
│ ├── LMS_filter.(39).cnf.cdb
│ ├── LMS_filter.(39).cnf.hdb
│ ├── LMS_filter.(3).cnf.cdb
│ ├── LMS_filter.(3).cnf.hdb
│ ├── LMS_filter.(40).cnf.cdb
│ ├── LMS_filter.(40).cnf.hdb
│ ├── LMS_filter.(41).cnf.cdb
│ ├── LMS_filter.(41).cnf.hdb
│ ├── LMS_filter.(42).cnf.cdb
│ ├── LMS_filter.(42).cnf.hdb
│ ├── LMS_filter.(43).cnf.cdb
│ ├── LMS_filter.(43).cnf.hdb
│ ├── LMS_filter.(44).cnf.cdb
│ ├── LMS_filter.(44).cnf.hdb
│ ├── LMS_filter.(45).cnf.cdb
│ ├── LMS_filter.(45).cnf.hdb
│ ├── LMS_filter.(46).cnf.cdb
│ ├── LMS_filter.(46).cnf.hdb
│ ├── LMS_filter.(47).cnf.cdb
│ ├── LMS_filter.(47).cnf.hdb
│ ├── LMS_filter.(48).cnf.cdb
│ ├── LMS_filter.(48).cnf.hdb
│ ├── LMS_filter.(49).cnf.cdb
│ ├── LMS_filter.(49).cnf.hdb
│ ├── LMS_filter.(4).cnf.cdb
│ ├── LMS_filter.(4).cnf.hdb
│ ├── LMS_filter.(50).cnf.cdb
│ ├── LMS_filter.(50).cnf.hdb
│ ├── LMS_filter.(51).cnf.cdb
│ ├── LMS_filter.(51).cnf.hdb
│ ├── LMS_filter.(52).cnf.cdb
│ ├── LMS_filter.(52).cnf.hdb
│ ├── LMS_filter.(53).cnf.cdb
│ ├── LMS_filter.(53).cnf.hdb
│ ├── LMS_filter.(54).cnf.cdb
│ ├── LMS_filter.(54).cnf.hdb
│ ├── LMS_filter.(55).cnf.cdb
│ ├── LMS_filter.(55).cnf.hdb
│ ├── LMS_filter.(57).cnf.cdb
│ ├── LMS_filter.(57).cnf.hdb
│ ├── LMS_filter.(58).cnf.cdb
│ ├── LMS_filter.(58).cnf.hdb
│ ├── LMS_filter.(59).cnf.cdb
│ ├── LMS_filter.(59).cnf.hdb
│ ├── LMS_filter.(5).cnf.cdb
│ ├── LMS_filter.(5).cnf.hdb
│ ├── LMS_filter.(60).cnf.cdb
│ ├── LMS_filter.(60).cnf.hdb
│ ├── LMS_filter.(61).cnf.cdb
│ ├── LMS_filter.(61).cnf.hdb
│ ├── LMS_filter.(62).cnf.cdb
│ ├── LMS_filter.(62).cnf.hdb
│ ├── LMS_filter.(63).cnf.cdb
│ ├── LMS_filter.(63).cnf.hdb
│ ├── LMS_filter.(64).cnf.cdb
│ ├── LMS_filter.(64).cnf.hdb
│ ├── LMS_filter.(65).cnf.cdb
│ ├── LMS_filter.(65).cnf.hdb
│ ├── LMS_filter.(66).cnf.cdb
│ ├── LMS_filter.(66).cnf.hdb
│ ├── LMS_filter.(67).cnf.cdb
│ ├── LMS_filter.(67).cnf.hdb
│ ├── LMS_filter.(68).cnf.cdb
│ ├── LMS_filter.(68).cnf.hdb
│ ├── LMS_filter.(69).cnf.cdb
│ ├── LMS_filter.(69).cnf.hdb
│ ├── LMS_filter.(6).cnf.cdb
│ ├── LMS_filter.(6).cnf.hdb
│ ├── LMS_filter.(70).cnf.cdb
│ ├── LMS_filter.(70).cnf.hdb
│ ├── LMS_filter.(71).cnf.cdb
│ ├── LMS_filter.(71).cnf.hdb
│ ├── LMS_filter.(72).cnf.cdb
│ ├── LMS_filter.(72).cnf.hdb
│ ├── LMS_filter.(73).cnf.cdb
│ ├── LMS_filter.(73).cnf.hdb
│ ├── LMS_filter.(74).cnf.cdb
│ ├── LMS_filter.(74).cnf.hdb
│ ├── LMS_filter.(7).cnf.cdb
│ ├── LMS_filter.(7).cnf.hdb
│ ├── LMS_filter.(8).cnf.cdb
│ ├── LMS_filter.(8).cnf.hdb
│ ├── LMS_filter.(9).cnf.cdb
│ ├── LMS_filter.(9).cnf.hdb
│ ├── LMS_filter.asm_labs.ddb
│ ├── LMS_filter.asm.qmsg
│ ├── LMS_filter.asm.rdb
│ ├── LMS_filter.cbx.xml
│ ├── LMS_filter.cmp0.ddb
│ ├── LMS_filter.cmp2.ddb
│ ├── LMS_filter.cmp.bpm
│ ├── LMS_filter.cmp.cdb
│ ├── LMS_filter.cmp.ecobp
│ ├── LMS_filter.cmp.hdb
│ ├── LMS_filter.cmp.kpt
│ ├── LMS_filter.cmp.logdb
│ ├── LMS_filter.cmp_merge.kpt
│ ├── LMS_filter.cmp.rdb
│ ├── LMS_filter.cmp.tdb
│ ├── LMS_filter.db_info
│ ├── LMS_filter.eco.cdb
│ ├── LMS_filter.eda.qmsg
│ ├── LMS_filter.eds_overflow
│ ├── LMS_filter.fit.qmsg
│ ├── LMS_filter.fnsim.hdb
│ ├── LMS_filter.fnsim.qmsg
│ ├── LMS_filter.hier_info
│ ├── LMS_filter.hif
│ ├── LMS_filter.lpc.html
│ ├── LMS_filter.lpc.rdb
│ ├── LMS_filter.lpc.txt
│ ├── LMS_filter.map_bb.cdb
│ ├── LMS_filter.map_bb.hdb
│ ├── LMS_filter.map_bb.logdb
│ ├── LMS_filter.map.bpm
│ ├── LMS_filter.map.cdb
│ ├── LMS_filter.map.ecobp
│ ├── LMS_filter.map.hdb
│ ├── LMS_filter.map.kpt
│ ├── LMS_filter.map.logdb
│ ├── LMS_filter.map.qmsg
│ ├── LMS_filter.pre_map.cdb
│ ├── LMS_filter.pre_map.hdb
│ ├── LMS_filter.ram0_lms_tp_651cd49.hdl.mif
│ ├── LMS_filter.ram1_lms_tp_651cd49.hdl.mif
│ ├── LMS_filter.rpp.qmsg
│ ├── LMS_filter.rtlv.hdb
│ ├── LMS_filter.rtlv_sg.cdb
│ ├── LMS_filter.rtlv_sg_swap.cdb
│ ├── LMS_filter.sgate.rvd
│ ├── LMS_filter.sgate_sm.rvd
│ ├── LMS_filter.sgdiff.cdb
│ ├── LMS_filter.sgdiff.hdb
│ ├── LMS_filter.sim.cvwf
│ ├── LMS_filter.simfam
│ ├── LMS_filter.sim.hdb
│ ├── LMS_filter.sim.qmsg
│ ├── LMS_filter.sim.rdb
│ ├── LMS_filter.sld_design_entry_dsc.sci
│ ├── LMS_filter.sld_design_entry.sci
│ ├── LMS_filter.smart_action.txt
│ ├── LMS_filter.syn_hier_info
│ ├── LMS_filter.tan.qmsg
│ ├── LMS_filter.tis_db_list.ddb
│ ├── LMS_filter.tmw_info
│ ├── logic_util_heursitic.dat
│ ├── mac_mult_35h1.tdf
│ ├── mac_mult_b2h1.tdf
│ ├── mac_out_8n82.tdf
│ ├── mac_out_gn82.tdf
│ ├── mult_20t.tdf
│ ├── mult_50t.tdf
│ ├── mult_59o.tdf
│ ├── mult_h1t.tdf
│ ├── mult_hus.tdf
│ ├── mult_i1t.tdf
│ ├── mult_lus.tdf
│ ├── mult_pus.tdf
│ ├── mult_tbo.tdf
│ ├── prev_cmp_LMS_filter.asm.qmsg
│ ├── prev_cmp_LMS_filter.eda.qmsg
│ ├── prev_cmp_LMS_filter.fit.qmsg
│ ├── prev_cmp_LMS_filter.map.qmsg
│ ├── prev_cmp_LMS_filter.qmsg
│ ├── prev_cmp_LMS_filter.sim.qmsg
│ ├── prev_cmp_LMS_filter.tan.qmsg
│ ├── shift_taps_uvm.tdf
│ └── wed.wsf
├── DelayUnit.v
├── DelayUnit.v.bak
├── doc
│ ├── ~$噪声抵消器.doc
│ ├── lms.jpg
│ ├── lms_tp.jpg
│ ├── sim_result.jpg
│ └── 噪声抵消器.doc
├── incremental_db
│ ├── compiled_partitions
│ │ ├── LMS_filter.root_partition.cmp.cdb
│ │ ├── LMS_filter.root_partition.cmp.dfp
│ │ ├── LMS_filter.root_partition.cmp.hdb
│ │ ├── LMS_filter.root_partition.cmp.kpt
│ │ ├── LMS_filter.root_partition.cmp.logdb
│ │ ├── LMS_filter.root_partition.cmp.rcfdb
│ │ ├── LMS_filter.root_partition.cmp.re.rcfdb
│ │ ├── LMS_filter.root_partition.map.cdb
│ │ ├── LMS_filter.root_partition.map.dpi
│ │ ├── LMS_filter.root_partition.map.hdb
│ │ └── LMS_filter.root_partition.map.kpt
│ └── README
├── lms.bsf
├── lms_compile.do
├── LMS_filter.asm.rpt
├── LMS_filter.bdf
├── LMS_filter_description.txt
├── LMS_filter.done
├── LMS_filter.eda.rpt
├── LMS_filter.fit.rpt
├── LMS_filter.fit.smsg
├── LMS_filter.fit.summary
├── LMS_filter.flow.rpt
├── LMS_filter.map.rpt
├── LMS_filter.map.summary
├── LMS_filter_nativelink_simulation.rpt
├── LMS_filter.pin
├── LMS_filter.pof
├── LMS_filter.qpf
├── LMS_filter.qsf
├── LMS_filter.qws
├── LMS_filter.sim.rpt
├── LMS_filter.sof
├── LMS_filter.tan.rpt
├── LMS_filter.tan.summary
├── LMS_filter.vwf
├── lms_synplify.tcl
├── LMS_tap.v
├── LMS_tap.v.bak
├── lms_tp.v
├── lms.v
├── lms.v.bak
├── LMSx8.v
├── LMSx8.v.bak
├── nnoise.hex
├── noise1.mif
├── noise.hex
├── noise.mif
├── rom1_bb.v
├── rom1.bsf
├── rom1.qip
├── rom1.v
├── rom1_wave0.jpg
├── rom1_waveforms.html
├── rom_bb.v
├── rom.bsf
├── rom.qip
├── rom.v
├── rom_wave0.jpg
├── rom_waveforms.html
├── signal1.mif
├── signal.mif
├── simulation
│ └── modelsim
│ ├── LMS_filter_modelsim.xrf
│ ├── LMS_filter_run_msim_rtl_verilog.do
│ ├── LMS_filter_run_msim_rtl_verilog.do.bak
│ ├── LMS_filter_run_msim_rtl_verilog.do.bak1
│ ├── LMS_filter_run_msim_rtl_verilog.do.bak10
│ ├── LMS_filter_run_msim_rtl_verilog.do.bak11
│ ├── LMS_filter_run_msim_rtl_verilog.do.bak2
│ ├── LMS_filter_run_msim_rtl_verilog.do.bak3
│ ├── LMS_filter_run_msim_rtl_verilog.do.bak4
│ ├── LMS_filter_run_msim_rtl_verilog.do.bak5
│ ├── LMS_filter_run_msim_rtl_verilog.do.bak6
│ ├── LMS_filter_run_msim_rtl_verilog.do.bak7
│ ├── LMS_filter_run_msim_rtl_verilog.do.bak8
│ ├── LMS_filter_run_msim_rtl_verilog.do.bak9
│ ├── LMS_filter.sft
│ ├── LMS_filter.vo
│ ├── LMS_filter_v.sdo
│ ├── lms.vt
│ ├── lms.vt.bak
│ ├── LMSx8.vt
│ ├── modelsim.ini
│ ├── msim_transcript
│ ├── noise.mif
│ ├── rtl_work
│ │ ├── adder8
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── counter
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── @delay@unit
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── _info
│ │ ├── lms
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── @l@m@s_tap
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── lms_vlg_tst
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── @l@m@sx8
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── rom
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ └── rom1
│ │ ├── _primary.dat
│ │ ├── _primary.vhd
│ │ └── verilog.asm
│ ├── sine.mif
│ ├── verilog_libs
│ │ ├── altera_mf_ver
│ │ │ ├── a_graycounter
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── alt3pram
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altaccumulate
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── alt_aeq_s4
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── alt_cal
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altclklock
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altddio_bidir
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altddio_in
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altddio_out
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── alt_dfe
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altdpram
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @a@l@t@e@r@a_@m@f_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @a@l@t@e@r@a_@m@f_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altera_std_synchronizer
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altera_std_synchronizer_bundle
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── alt_eyemon
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altfp_mult
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altlvds_rx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altlvds_tx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altmult_accum
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altmult_add
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altparallel_flash_loader
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altpll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altserial_flash_loader
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altshift_taps
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altsource_probe
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altsqrt
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altsquare
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altstratixii_oct
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altsyncram
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── arm_m_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── arm_n_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── arm_scale_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cda_m_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cda_n_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cda_scale_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneiiigl_post_divider
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dcfifo
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dcfifo_async
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dcfifo_dffpipe
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dcfifo_fefifo
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dcfifo_low_latency
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dcfifo_mixed_widths
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dcfifo_sync
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dffp
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dummy_hub
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── flexible_lvds_rx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── flexible_lvds_tx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── _info
│ │ │ ├── jtag_tap_controller
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lcell
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @m@f_cycloneiiigl_m_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @m@f_cycloneiiigl_n_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @m@f_cycloneiiigl_pll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @m@f_cycloneiiigl_scale_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @m@f_cycloneiii_pll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @m@f_pll_reg
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @m@f_stratixiii_pll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @m@f_stratixii_pll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @m@f_stratix_pll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── parallel_add
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── pll_iobuf
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── scfifo
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── signal_gen
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── sld_signaltap
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── sld_virtual_jtag
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stratixgx_dpa_lvds_rx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stratixiii_lvds_rx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stratixiii_lvds_rx_channel
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stratixiii_lvds_rx_dpa
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stratixii_lvds_rx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stratixii_tx_outclk
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stratix_lvds_rx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stratix_tx_outclk
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stx_m_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stx_n_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stx_scale_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── ttn_m_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── ttn_n_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ └── ttn_scale_cntr
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altera_ver
│ │ │ ├── alt_bidir_buf
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── alt_bidir_diff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── alt_inbuf
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── alt_inbuf_diff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── alt_iobuf
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── alt_iobuf_diff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── alt_outbuf
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── alt_outbuf_diff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── alt_outbuf_tri
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── alt_outbuf_tri_diff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── carry
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── carry_sum
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cascade
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── clklock
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dffe
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dffea
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dffeas
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dlatch
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── exp
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── global
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── _info
│ │ │ ├── jkff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── jkffe
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── latch
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lut_input
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lut_output
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── opndrn
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── prim_gdff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @p@r@i@m_@g@d@f@f_@h@i@g@h
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @p@r@i@m_@g@d@f@f_@l@o@w
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── prim_gjkff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── prim_gsrff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── prim_gtff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── row_global
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── soft
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── srff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── srffe
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── tff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── tffe
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ └── @t@r@i
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cycloneii_ver
│ │ │ ├── cycloneii_and1
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_and16
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_asmiblock
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_asynch_io
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_b17mux21
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_b5mux21
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_bmux21
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_clkctrl
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_clk_delay_cal_ctrl
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_clk_delay_ctrl
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_crcblock
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_dffe
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_ena_reg
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_io
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_jtag
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_latch
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_lcell_comb
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_lcell_ff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_mac_data_reg
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_mac_mult
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_mac_mult_internal
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_mac_out
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_mac_sign_reg
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_m_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_mux21
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_mux41
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_n_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_nmux21
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_pll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_pll_reg
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @c@y@c@l@o@n@e@i@i_@p@r@i@m_@d@f@f@e
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @c@y@c@l@o@n@e@i@i_@p@r@i@m_@d@f@f@e@a@s
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @c@y@c@l@o@n@e@i@i_@p@r@i@m_@d@f@f@e@a@s_@h@i@g@h
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_ram_block
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_ram_pulse_generator
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_ram_register
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_routing_wire
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_scale_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ └── _info
│ │ ├── lpm_ver
│ │ │ ├── _info
│ │ │ ├── lpm_abs
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_add_sub
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_and
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_bipad
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_bustri
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_clshift
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_compare
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_constant
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_counter
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_decode
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @l@p@m_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_divide
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_ff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_fifo
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_fifo_dc
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_fifo_dc_async
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_fifo_dc_dffpipe
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_fifo_dc_fefifo
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @l@p@m_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_inpad
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_inv
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_latch
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @l@p@m_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_mult
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_mux
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_or
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_outpad
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_ram_dp
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_ram_dq
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_ram_io
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_rom
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_shiftreg
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ └── lpm_xor
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ └── sgate_ver
│ │ ├── _info
│ │ ├── io_buf_opdrn
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── io_buf_tri
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── mux21
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── oper_add
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── oper_addsub
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── oper_bus_mux
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── oper_decoder
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── oper_div
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── oper_latch
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── oper_left_shift
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── oper_less_than
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── oper_mod
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── oper_mult
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── oper_mux
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── oper_right_shift
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── oper_rotate_left
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── oper_rotate_right
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── oper_selector
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ └── tri_bus
│ │ ├── _primary.dat
│ │ ├── _primary.vhd
│ │ └── verilog.asm
│ ├── vish_stacktrace.vstf
│ └── vsim.wlf
├── simulink
│ ├── data.mat
│ ├── filter_for_HDL_v1.mdl
│ ├── filter_for_HDL_v2.mdl
│ └── filter_for_HDL_v3.mdl
├── sin1.mif
├── sine.hex
├── sine.mif
├── transcript
└── wave.do
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这是自适应滤波器，使用verilog代码来编写的，已通过了仿真，效果很好。希望能给大家好好分享！
【实例截图】
【核心代码】
16359647573966176494.rar
└── LMS_filter
├── adder8.bsf
├── adder8.v
├── adder8.v.bak
├── cose.hex
├── counter.bsf
├── counter.v
├── counter.v.bak
├── db
│ ├── altsyncram_1p71.tdf
│ ├── altsyncram_5o71.tdf
│ ├── altsyncram_8m71.tdf
│ ├── altsyncram_9l71.tdf
│ ├── altsyncram_9q71.tdf
│ ├── altsyncram_ao71.tdf
│ ├── altsyncram_jo71.tdf
│ ├── altsyncram_jr71.tdf
│ ├── altsyncram_ju71.tdf
│ ├── altsyncram_k191.tdf
│ ├── altsyncram_l171.tdf
│ ├── altsyncram_mqa1.tdf
│ ├── altsyncram_oo71.tdf
│ ├── altsyncram_or71.tdf
│ ├── altsyncram_qj71.tdf
│ ├── altsyncram_sr71.tdf
│ ├── altsyncram_u171.tdf
│ ├── cmpr_7cc.tdf
│ ├── cntr_d4h.tdf
│ ├── cntr_nkf.tdf
│ ├── LMS_filter.(0).cnf.cdb
│ ├── LMS_filter.(0).cnf.hdb
│ ├── LMS_filter.(10).cnf.cdb
│ ├── LMS_filter.(10).cnf.hdb
│ ├── LMS_filter.(11).cnf.cdb
│ ├── LMS_filter.(11).cnf.hdb
│ ├── LMS_filter.(12).cnf.cdb
│ ├── LMS_filter.(12).cnf.hdb
│ ├── LMS_filter.(13).cnf.cdb
│ ├── LMS_filter.(13).cnf.hdb
│ ├── LMS_filter.(14).cnf.cdb
│ ├── LMS_filter.(14).cnf.hdb
│ ├── LMS_filter.(15).cnf.cdb
│ ├── LMS_filter.(15).cnf.hdb
│ ├── LMS_filter.(16).cnf.cdb
│ ├── LMS_filter.(16).cnf.hdb
│ ├── LMS_filter.(17).cnf.cdb
│ ├── LMS_filter.(17).cnf.hdb
│ ├── LMS_filter.(18).cnf.cdb
│ ├── LMS_filter.(18).cnf.hdb
│ ├── LMS_filter.(19).cnf.cdb
│ ├── LMS_filter.(19).cnf.hdb
│ ├── LMS_filter.(1).cnf.cdb
│ ├── LMS_filter.(1).cnf.hdb
│ ├── LMS_filter.(20).cnf.cdb
│ ├── LMS_filter.(20).cnf.hdb
│ ├── LMS_filter.(21).cnf.cdb
│ ├── LMS_filter.(21).cnf.hdb
│ ├── LMS_filter.(22).cnf.cdb
│ ├── LMS_filter.(22).cnf.hdb
│ ├── LMS_filter.(23).cnf.cdb
│ ├── LMS_filter.(23).cnf.hdb
│ ├── LMS_filter.(24).cnf.cdb
│ ├── LMS_filter.(24).cnf.hdb
│ ├── LMS_filter.(25).cnf.cdb
│ ├── LMS_filter.(25).cnf.hdb
│ ├── LMS_filter.(26).cnf.cdb
│ ├── LMS_filter.(26).cnf.hdb
│ ├── LMS_filter.(27).cnf.cdb
│ ├── LMS_filter.(27).cnf.hdb
│ ├── LMS_filter.(28).cnf.cdb
│ ├── LMS_filter.(28).cnf.hdb
│ ├── LMS_filter.(29).cnf.cdb
│ ├── LMS_filter.(29).cnf.hdb
│ ├── LMS_filter.(2).cnf.cdb
│ ├── LMS_filter.(2).cnf.hdb
│ ├── LMS_filter.(30).cnf.cdb
│ ├── LMS_filter.(30).cnf.hdb
│ ├── LMS_filter.(31).cnf.cdb
│ ├── LMS_filter.(31).cnf.hdb
│ ├── LMS_filter.(32).cnf.cdb
│ ├── LMS_filter.(32).cnf.hdb
│ ├── LMS_filter.(33).cnf.cdb
│ ├── LMS_filter.(33).cnf.hdb
│ ├── LMS_filter.(34).cnf.cdb
│ ├── LMS_filter.(34).cnf.hdb
│ ├── LMS_filter.(35).cnf.cdb
│ ├── LMS_filter.(35).cnf.hdb
│ ├── LMS_filter.(36).cnf.cdb
│ ├── LMS_filter.(36).cnf.hdb
│ ├── LMS_filter.(37).cnf.cdb
│ ├── LMS_filter.(37).cnf.hdb
│ ├── LMS_filter.(38).cnf.cdb
│ ├── LMS_filter.(38).cnf.hdb
│ ├── LMS_filter.(39).cnf.cdb
│ ├── LMS_filter.(39).cnf.hdb
│ ├── LMS_filter.(3).cnf.cdb
│ ├── LMS_filter.(3).cnf.hdb
│ ├── LMS_filter.(40).cnf.cdb
│ ├── LMS_filter.(40).cnf.hdb
│ ├── LMS_filter.(41).cnf.cdb
│ ├── LMS_filter.(41).cnf.hdb
│ ├── LMS_filter.(42).cnf.cdb
│ ├── LMS_filter.(42).cnf.hdb
│ ├── LMS_filter.(43).cnf.cdb
│ ├── LMS_filter.(43).cnf.hdb
│ ├── LMS_filter.(44).cnf.cdb
│ ├── LMS_filter.(44).cnf.hdb
│ ├── LMS_filter.(45).cnf.cdb
│ ├── LMS_filter.(45).cnf.hdb
│ ├── LMS_filter.(46).cnf.cdb
│ ├── LMS_filter.(46).cnf.hdb
│ ├── LMS_filter.(47).cnf.cdb
│ ├── LMS_filter.(47).cnf.hdb
│ ├── LMS_filter.(48).cnf.cdb
│ ├── LMS_filter.(48).cnf.hdb
│ ├── LMS_filter.(49).cnf.cdb
│ ├── LMS_filter.(49).cnf.hdb
│ ├── LMS_filter.(4).cnf.cdb
│ ├── LMS_filter.(4).cnf.hdb
│ ├── LMS_filter.(50).cnf.cdb
│ ├── LMS_filter.(50).cnf.hdb
│ ├── LMS_filter.(51).cnf.cdb
│ ├── LMS_filter.(51).cnf.hdb
│ ├── LMS_filter.(52).cnf.cdb
│ ├── LMS_filter.(52).cnf.hdb
│ ├── LMS_filter.(53).cnf.cdb
│ ├── LMS_filter.(53).cnf.hdb
│ ├── LMS_filter.(54).cnf.cdb
│ ├── LMS_filter.(54).cnf.hdb
│ ├── LMS_filter.(55).cnf.cdb
│ ├── LMS_filter.(55).cnf.hdb
│ ├── LMS_filter.(57).cnf.cdb
│ ├── LMS_filter.(57).cnf.hdb
│ ├── LMS_filter.(58).cnf.cdb
│ ├── LMS_filter.(58).cnf.hdb
│ ├── LMS_filter.(59).cnf.cdb
│ ├── LMS_filter.(59).cnf.hdb
│ ├── LMS_filter.(5).cnf.cdb
│ ├── LMS_filter.(5).cnf.hdb
│ ├── LMS_filter.(60).cnf.cdb
│ ├── LMS_filter.(60).cnf.hdb
│ ├── LMS_filter.(61).cnf.cdb
│ ├── LMS_filter.(61).cnf.hdb
│ ├── LMS_filter.(62).cnf.cdb
│ ├── LMS_filter.(62).cnf.hdb
│ ├── LMS_filter.(63).cnf.cdb
│ ├── LMS_filter.(63).cnf.hdb
│ ├── LMS_filter.(64).cnf.cdb
│ ├── LMS_filter.(64).cnf.hdb
│ ├── LMS_filter.(65).cnf.cdb
│ ├── LMS_filter.(65).cnf.hdb
│ ├── LMS_filter.(66).cnf.cdb
│ ├── LMS_filter.(66).cnf.hdb
│ ├── LMS_filter.(67).cnf.cdb
│ ├── LMS_filter.(67).cnf.hdb
│ ├── LMS_filter.(68).cnf.cdb
│ ├── LMS_filter.(68).cnf.hdb
│ ├── LMS_filter.(69).cnf.cdb
│ ├── LMS_filter.(69).cnf.hdb
│ ├── LMS_filter.(6).cnf.cdb
│ ├── LMS_filter.(6).cnf.hdb
│ ├── LMS_filter.(70).cnf.cdb
│ ├── LMS_filter.(70).cnf.hdb
│ ├── LMS_filter.(71).cnf.cdb
│ ├── LMS_filter.(71).cnf.hdb
│ ├── LMS_filter.(72).cnf.cdb
│ ├── LMS_filter.(72).cnf.hdb
│ ├── LMS_filter.(73).cnf.cdb
│ ├── LMS_filter.(73).cnf.hdb
│ ├── LMS_filter.(74).cnf.cdb
│ ├── LMS_filter.(74).cnf.hdb
│ ├── LMS_filter.(7).cnf.cdb
│ ├── LMS_filter.(7).cnf.hdb
│ ├── LMS_filter.(8).cnf.cdb
│ ├── LMS_filter.(8).cnf.hdb
│ ├── LMS_filter.(9).cnf.cdb
│ ├── LMS_filter.(9).cnf.hdb
│ ├── LMS_filter.asm_labs.ddb
│ ├── LMS_filter.asm.qmsg
│ ├── LMS_filter.asm.rdb
│ ├── LMS_filter.cbx.xml
│ ├── LMS_filter.cmp0.ddb
│ ├── LMS_filter.cmp2.ddb
│ ├── LMS_filter.cmp.bpm
│ ├── LMS_filter.cmp.cdb
│ ├── LMS_filter.cmp.ecobp
│ ├── LMS_filter.cmp.hdb
│ ├── LMS_filter.cmp.kpt
│ ├── LMS_filter.cmp.logdb
│ ├── LMS_filter.cmp_merge.kpt
│ ├── LMS_filter.cmp.rdb
│ ├── LMS_filter.cmp.tdb
│ ├── LMS_filter.db_info
│ ├── LMS_filter.eco.cdb
│ ├── LMS_filter.eda.qmsg
│ ├── LMS_filter.eds_overflow
│ ├── LMS_filter.fit.qmsg
│ ├── LMS_filter.fnsim.hdb
│ ├── LMS_filter.fnsim.qmsg
│ ├── LMS_filter.hier_info
│ ├── LMS_filter.hif
│ ├── LMS_filter.lpc.html
│ ├── LMS_filter.lpc.rdb
│ ├── LMS_filter.lpc.txt
│ ├── LMS_filter.map_bb.cdb
│ ├── LMS_filter.map_bb.hdb
│ ├── LMS_filter.map_bb.logdb
│ ├── LMS_filter.map.bpm
│ ├── LMS_filter.map.cdb
│ ├── LMS_filter.map.ecobp
│ ├── LMS_filter.map.hdb
│ ├── LMS_filter.map.kpt
│ ├── LMS_filter.map.logdb
│ ├── LMS_filter.map.qmsg
│ ├── LMS_filter.pre_map.cdb
│ ├── LMS_filter.pre_map.hdb
│ ├── LMS_filter.ram0_lms_tp_651cd49.hdl.mif
│ ├── LMS_filter.ram1_lms_tp_651cd49.hdl.mif
│ ├── LMS_filter.rpp.qmsg
│ ├── LMS_filter.rtlv.hdb
│ ├── LMS_filter.rtlv_sg.cdb
│ ├── LMS_filter.rtlv_sg_swap.cdb
│ ├── LMS_filter.sgate.rvd
│ ├── LMS_filter.sgate_sm.rvd
│ ├── LMS_filter.sgdiff.cdb
│ ├── LMS_filter.sgdiff.hdb
│ ├── LMS_filter.sim.cvwf
│ ├── LMS_filter.simfam
│ ├── LMS_filter.sim.hdb
│ ├── LMS_filter.sim.qmsg
│ ├── LMS_filter.sim.rdb
│ ├── LMS_filter.sld_design_entry_dsc.sci
│ ├── LMS_filter.sld_design_entry.sci
│ ├── LMS_filter.smart_action.txt
│ ├── LMS_filter.syn_hier_info
│ ├── LMS_filter.tan.qmsg
│ ├── LMS_filter.tis_db_list.ddb
│ ├── LMS_filter.tmw_info
│ ├── logic_util_heursitic.dat
│ ├── mac_mult_35h1.tdf
│ ├── mac_mult_b2h1.tdf
│ ├── mac_out_8n82.tdf
│ ├── mac_out_gn82.tdf
│ ├── mult_20t.tdf
│ ├── mult_50t.tdf
│ ├── mult_59o.tdf
│ ├── mult_h1t.tdf
│ ├── mult_hus.tdf
│ ├── mult_i1t.tdf
│ ├── mult_lus.tdf
│ ├── mult_pus.tdf
│ ├── mult_tbo.tdf
│ ├── prev_cmp_LMS_filter.asm.qmsg
│ ├── prev_cmp_LMS_filter.eda.qmsg
│ ├── prev_cmp_LMS_filter.fit.qmsg
│ ├── prev_cmp_LMS_filter.map.qmsg
│ ├── prev_cmp_LMS_filter.qmsg
│ ├── prev_cmp_LMS_filter.sim.qmsg
│ ├── prev_cmp_LMS_filter.tan.qmsg
│ ├── shift_taps_uvm.tdf
│ └── wed.wsf
├── DelayUnit.v
├── DelayUnit.v.bak
├── doc
│ ├── ~$噪声抵消器.doc
│ ├── lms.jpg
│ ├── lms_tp.jpg
│ ├── sim_result.jpg
│ └── 噪声抵消器.doc
├── incremental_db
│ ├── compiled_partitions
│ │ ├── LMS_filter.root_partition.cmp.cdb
│ │ ├── LMS_filter.root_partition.cmp.dfp
│ │ ├── LMS_filter.root_partition.cmp.hdb
│ │ ├── LMS_filter.root_partition.cmp.kpt
│ │ ├── LMS_filter.root_partition.cmp.logdb
│ │ ├── LMS_filter.root_partition.cmp.rcfdb
│ │ ├── LMS_filter.root_partition.cmp.re.rcfdb
│ │ ├── LMS_filter.root_partition.map.cdb
│ │ ├── LMS_filter.root_partition.map.dpi
│ │ ├── LMS_filter.root_partition.map.hdb
│ │ └── LMS_filter.root_partition.map.kpt
│ └── README
├── lms.bsf
├── lms_compile.do
├── LMS_filter.asm.rpt
├── LMS_filter.bdf
├── LMS_filter_description.txt
├── LMS_filter.done
├── LMS_filter.eda.rpt
├── LMS_filter.fit.rpt
├── LMS_filter.fit.smsg
├── LMS_filter.fit.summary
├── LMS_filter.flow.rpt
├── LMS_filter.map.rpt
├── LMS_filter.map.summary
├── LMS_filter_nativelink_simulation.rpt
├── LMS_filter.pin
├── LMS_filter.pof
├── LMS_filter.qpf
├── LMS_filter.qsf
├── LMS_filter.qws
├── LMS_filter.sim.rpt
├── LMS_filter.sof
├── LMS_filter.tan.rpt
├── LMS_filter.tan.summary
├── LMS_filter.vwf
├── lms_synplify.tcl
├── LMS_tap.v
├── LMS_tap.v.bak
├── lms_tp.v
├── lms.v
├── lms.v.bak
├── LMSx8.v
├── LMSx8.v.bak
├── nnoise.hex
├── noise1.mif
├── noise.hex
├── noise.mif
├── rom1_bb.v
├── rom1.bsf
├── rom1.qip
├── rom1.v
├── rom1_wave0.jpg
├── rom1_waveforms.html
├── rom_bb.v
├── rom.bsf
├── rom.qip
├── rom.v
├── rom_wave0.jpg
├── rom_waveforms.html
├── signal1.mif
├── signal.mif
├── simulation
│ └── modelsim
│ ├── LMS_filter_modelsim.xrf
│ ├── LMS_filter_run_msim_rtl_verilog.do
│ ├── LMS_filter_run_msim_rtl_verilog.do.bak
│ ├── LMS_filter_run_msim_rtl_verilog.do.bak1
│ ├── LMS_filter_run_msim_rtl_verilog.do.bak10
│ ├── LMS_filter_run_msim_rtl_verilog.do.bak11
│ ├── LMS_filter_run_msim_rtl_verilog.do.bak2
│ ├── LMS_filter_run_msim_rtl_verilog.do.bak3
│ ├── LMS_filter_run_msim_rtl_verilog.do.bak4
│ ├── LMS_filter_run_msim_rtl_verilog.do.bak5
│ ├── LMS_filter_run_msim_rtl_verilog.do.bak6
│ ├── LMS_filter_run_msim_rtl_verilog.do.bak7
│ ├── LMS_filter_run_msim_rtl_verilog.do.bak8
│ ├── LMS_filter_run_msim_rtl_verilog.do.bak9
│ ├── LMS_filter.sft
│ ├── LMS_filter.vo
│ ├── LMS_filter_v.sdo
│ ├── lms.vt
│ ├── lms.vt.bak
│ ├── LMSx8.vt
│ ├── modelsim.ini
│ ├── msim_transcript
│ ├── noise.mif
│ ├── rtl_work
│ │ ├── adder8
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── counter
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── @delay@unit
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── _info
│ │ ├── lms
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── @l@m@s_tap
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── lms_vlg_tst
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── @l@m@sx8
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── rom
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ └── rom1
│ │ ├── _primary.dat
│ │ ├── _primary.vhd
│ │ └── verilog.asm
│ ├── sine.mif
│ ├── verilog_libs
│ │ ├── altera_mf_ver
│ │ │ ├── a_graycounter
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── alt3pram
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altaccumulate
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── alt_aeq_s4
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── alt_cal
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altclklock
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altddio_bidir
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altddio_in
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altddio_out
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── alt_dfe
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altdpram
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @a@l@t@e@r@a_@m@f_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @a@l@t@e@r@a_@m@f_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altera_std_synchronizer
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altera_std_synchronizer_bundle
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── alt_eyemon
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altfp_mult
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altlvds_rx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altlvds_tx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altmult_accum
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altmult_add
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altparallel_flash_loader
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altpll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altserial_flash_loader
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altshift_taps
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altsource_probe
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altsqrt
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altsquare
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altstratixii_oct
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── altsyncram
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── arm_m_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── arm_n_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── arm_scale_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cda_m_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cda_n_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cda_scale_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneiiigl_post_divider
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dcfifo
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dcfifo_async
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dcfifo_dffpipe
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dcfifo_fefifo
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dcfifo_low_latency
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dcfifo_mixed_widths
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dcfifo_sync
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dffp
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dummy_hub
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── flexible_lvds_rx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── flexible_lvds_tx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── _info
│ │ │ ├── jtag_tap_controller
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lcell
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @m@f_cycloneiiigl_m_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @m@f_cycloneiiigl_n_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @m@f_cycloneiiigl_pll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @m@f_cycloneiiigl_scale_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @m@f_cycloneiii_pll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @m@f_pll_reg
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @m@f_stratixiii_pll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @m@f_stratixii_pll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @m@f_stratix_pll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── parallel_add
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── pll_iobuf
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── scfifo
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── signal_gen
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── sld_signaltap
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── sld_virtual_jtag
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stratixgx_dpa_lvds_rx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stratixiii_lvds_rx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stratixiii_lvds_rx_channel
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stratixiii_lvds_rx_dpa
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stratixii_lvds_rx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stratixii_tx_outclk
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stratix_lvds_rx
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stratix_tx_outclk
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stx_m_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stx_n_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── stx_scale_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── ttn_m_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── ttn_n_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ └── ttn_scale_cntr
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── altera_ver
│ │ │ ├── alt_bidir_buf
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── alt_bidir_diff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── alt_inbuf
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── alt_inbuf_diff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── alt_iobuf
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── alt_iobuf_diff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── alt_outbuf
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── alt_outbuf_diff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── alt_outbuf_tri
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── alt_outbuf_tri_diff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── carry
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── carry_sum
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cascade
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── clklock
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dffe
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dffea
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dffeas
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── dlatch
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── exp
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── global
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── _info
│ │ │ ├── jkff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── jkffe
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── latch
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lut_input
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lut_output
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── opndrn
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── prim_gdff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @p@r@i@m_@g@d@f@f_@h@i@g@h
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @p@r@i@m_@g@d@f@f_@l@o@w
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── prim_gjkff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── prim_gsrff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── prim_gtff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── row_global
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── soft
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── srff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── srffe
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── tff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── tffe
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ └── @t@r@i
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── cycloneii_ver
│ │ │ ├── cycloneii_and1
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_and16
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_asmiblock
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_asynch_io
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_b17mux21
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_b5mux21
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_bmux21
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_clkctrl
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_clk_delay_cal_ctrl
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_clk_delay_ctrl
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_crcblock
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_dffe
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_ena_reg
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_io
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_jtag
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_latch
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_lcell_comb
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_lcell_ff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_mac_data_reg
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_mac_mult
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_mac_mult_internal
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_mac_out
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_mac_sign_reg
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_m_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_mux21
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_mux41
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_n_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_nmux21
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_pll
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_pll_reg
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @c@y@c@l@o@n@e@i@i_@p@r@i@m_@d@f@f@e
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @c@y@c@l@o@n@e@i@i_@p@r@i@m_@d@f@f@e@a@s
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @c@y@c@l@o@n@e@i@i_@p@r@i@m_@d@f@f@e@a@s_@h@i@g@h
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_ram_block
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_ram_pulse_generator
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_ram_register
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_routing_wire
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── cycloneii_scale_cntr
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ └── _info
│ │ ├── lpm_ver
│ │ │ ├── _info
│ │ │ ├── lpm_abs
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_add_sub
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_and
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_bipad
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_bustri
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_clshift
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_compare
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_constant
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_counter
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_decode
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @l@p@m_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_divide
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_ff
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_fifo
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_fifo_dc
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_fifo_dc_async
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_fifo_dc_dffpipe
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_fifo_dc_fefifo
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @l@p@m_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_inpad
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_inv
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_latch
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── @l@p@m_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_mult
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_mux
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_or
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_outpad
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_ram_dp
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_ram_dq
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_ram_io
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_rom
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ ├── lpm_shiftreg
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.vhd
│ │ │ │ └── verilog.asm
│ │ │ └── lpm_xor
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ └── sgate_ver
│ │ ├── _info
│ │ ├── io_buf_opdrn
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── io_buf_tri
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── mux21
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── oper_add
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── oper_addsub
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── oper_bus_mux
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── oper_decoder
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── oper_div
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── oper_latch
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── oper_left_shift
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── oper_less_than
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── oper_mod
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── oper_mult
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── oper_mux
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── oper_right_shift
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── oper_rotate_left
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── oper_rotate_right
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ ├── oper_selector
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.asm
│ │ └── tri_bus
│ │ ├── _primary.dat
│ │ ├── _primary.vhd
│ │ └── verilog.asm
│ ├── vish_stacktrace.vstf
│ └── vsim.wlf
├── simulink
│ ├── data.mat
│ ├── filter_for_HDL_v1.mdl
│ ├── filter_for_HDL_v2.mdl
│ └── filter_for_HDL_v3.mdl
├── sin1.mif
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