FPGA SDRAM控制器.rar

【实例简介】
基于FPGA对sdram控制器的设计（VERILOG语言）
【实例截图】
【核心代码】
4744302543465178143.rar
└── 基于FPGA对sdram控制器的设计（VERILOG语言）
├── sdram_control
│   ├── doc
│   │   ├── read_me.doc
│   │   ├── SDRAM.doc
│   │   └── sdr_sdram.pdf
│   ├── sim
│   │   ├── altera_mf.v
│   │   ├── Command.v
│   │   ├── control_interface.v
│   │   ├── mt48lc2m32b2.v
│   │   ├── Params.v
│   │   ├── sdram_test.cr.mti
│   │   ├── sdram_test.mpf
│   │   ├── sdram_test_tb.v
│   │   ├── sdram_test.wlf
│   │   ├── transcript
│   │   ├── vsim.wlf
│   │   ├── wave.do
│   │   └── work
│   │   ├── a_graycounter
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── alt3pram
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altaccumulate
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altcam
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altcdr_rx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altcdr_tx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altclklock
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altddio_bidir
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altddio_in
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altddio_out
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altdpram
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── @a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── alt_exc_dpram
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── alt_exc_upcore
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altfp_mult
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altlvds_rx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altlvds_tx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altmult_accum
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altmult_add
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altpll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altqpram
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altshift_taps
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altsqrt
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altsyncram
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── arm_m_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── arm_n_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── arm_scale_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── carry
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── carry_sum
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── cascade
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── command
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── control_interface
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── dcfifo
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── dcfifo_async
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── dcfifo_dffpipe
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── dcfifo_fefifo
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── dcfifo_sync
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── dffp
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── exp
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── global
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hssi_fifo
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hssi_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hssi_rx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hssi_tx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── _info
│   │   ├── lcell
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── @m@f_pll_reg
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── @m@f_ram7x20_syn
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── @m@f_stratixii_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── @m@f_stratix_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── mt48lc2m32b2
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── parallel_add
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── scfifo
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── sdram_test_tb
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── sdr_data_path
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── sdr_sdram
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stratixgx_dpa_lvds_rx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stratixii_lvds_rx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stratixii_tx_outclk
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stratix_lvds_rx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stx_m_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stx_n_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   └── stx_scale_cntr
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   └── src
│   ├── Command.v
│   ├── control_interface.v
│   ├── Params.v
│   ├── sdr_data_path.v
│   └── sdr_sdram.v
├── 使用Verilog实现基于FPGA的SDRAM控制器.pdf
└── 使用说明请参看右侧注释====〉〉.txt

68 directories, 209 files