实例介绍
由于上传限制,所以压缩包分为四卷。只有第一份需要积分,该FPGA由ISE编译生成,可以直接使用ISE打开。编译方法及其他三份下载地址为:http://blog.csdn.net/cracked_hitter/article/details/53875401
【实例截图】
【核心代码】
4744302543344529396.rar
└── fpga-src
└── usrp2
└── top
└── N2x0
├── build-N210R3
│ ├── _ngo
│ │ └── netlist.lst
│ ├── u2plus_map.map
│ ├── u2plus_map.mrp
│ ├── u2plus_map.ncd
│ ├── u2plus_map.ngm
│ ├── u2plus_map.psr
│ ├── u2plus_map.xrpt
│ ├── u2plus_ngdbuild.xrpt
│ ├── u2plus_pad.csv
│ ├── u2plus_pad.txt
│ ├── u2plus_par.xrpt
│ ├── u2plus_summary.xml
│ ├── u2plus_usage.xml
│ ├── u2plus_xst.xrpt
│ ├── usage_statistics_webtalk.html
│ ├── webtalk.log
│ ├── webtalk_pn.xml
│ ├── xlnx_auto_0_xdb
│ │ └── cst.xbcd
│ ├── _xmsgs
│ │ ├── bitgen.xmsgs
│ │ ├── map.xmsgs
│ │ ├── ngdbuild.xmsgs
│ │ ├── par.xmsgs
│ │ ├── pn_parser.xmsgs
│ │ ├── trce.xmsgs
│ │ └── xst.xmsgs
│ └── xst
│ └── work
│ ├── hdllib.ref
│ ├── hdpdeps.ref
│ ├── sub00
│ │ ├── vhpl00.vho
│ │ ├── vhpl01.vho
│ │ ├── vhpl02.vho
│ │ ├── vhpl03.vho
│ │ ├── vhpl04.vho
│ │ ├── vhpl05.vho
│ │ ├── vhpl06.vho
│ │ ├── vhpl07.vho
│ │ ├── vhpl08.vho
│ │ ├── vhpl09.vho
│ │ ├── vhpl10.vho
│ │ └── vhpl11.vho
│ ├── vlg02
│ │ └── packet__dispatcher36__x4.bin
│ ├── vlg04
│ │ ├── bootram.bin
│ │ ├── spi__clgen.bin
│ │ └── vita__tx__engine__glue.bin
│ ├── vlg06
│ │ ├── pipestage.bin
│ │ └── ram__2port.bin
│ ├── vlg07
│ │ └── i2c__master__bit__ctrl.bin
│ ├── vlg0A
│ │ ├── duc__chain.bin
│ │ └── fifo36__mux.bin
│ ├── vlg0C
│ │ ├── cic__interp.bin
│ │ └── shortfifo.bin
│ ├── vlg0D
│ │ ├── ddc__chain.bin
│ │ └── system__control.bin
│ ├── vlg0E
│ │ ├── bin2gray.bin
│ │ └── ll8__to__txmac.bin
│ ├── vlg10
│ │ └── double__buffer.bin
│ ├── vlg11
│ │ └── nobl__if.bin
│ ├── vlg12
│ │ └── dbsm.bin
│ ├── vlg14
│ │ ├── crossbar36.bin
│ │ ├── dsp__rx__glue.bin
│ │ └── fifo19__to__fifo36.bin
│ ├── vlg17
│ │ ├── cordic__z24.bin
│ │ ├── fifo__short.bin
│ │ ├── time__receiver.bin
│ │ └── valve36.bin
│ ├── vlg18
│ │ └── add__routing__header.bin
│ ├── vlg19
│ │ └── time__compare.bin
│ ├── vlg1B
│ │ ├── s3a__icap__wb.bin
│ │ └── u2plus__core.bin
│ ├── vlg1C
│ │ └── refill__randomizer.bin
│ ├── vlg1D
│ │ ├── fifo__2clock.bin
│ │ └── small__hb__dec.bin
│ ├── vlg1E
│ │ └── buffer__int2.bin
│ ├── vlg21
│ │ └── round__reg.bin
│ ├── vlg22
│ │ ├── delay__line.bin
│ │ └── eth__clockgen.bin
│ ├── vlg24
│ │ └── fifo__xlnx__16x19__2clk.bin
│ ├── vlg26
│ │ └── dsp__tx__glue.bin
│ ├── vlg28
│ │ ├── decode__8b10b.bin
│ │ └── packet__router.bin
│ ├── vlg2B
│ │ ├── fifo__cascade.bin
│ │ └── vita__tx__control.bin
│ ├── vlg2C
│ │ └── fifo__2clock__cascade.bin
│ ├── vlg2E
│ │ └── trigger__context__pkt.bin
│ ├── vlg2F
│ │ ├── cordic__stage.bin
│ │ ├── serdes__fc__rx.bin
│ │ └── tx__frontend.bin
│ ├── vlg33
│ │ ├── address__filter__promisc.bin
│ │ └── simple__gemac__rx.bin
│ ├── vlg34
│ │ └── settings__fifo__ctrl.bin
│ ├── vlg35
│ │ ├── cic__int__shifter.bin
│ │ └── flow__ctrl__rx.bin
│ ├── vlg36
│ │ ├── quad__uart.bin
│ │ └── simple__gemac__wb.bin
│ ├── vlg38
│ │ └── cic__decim.bin
│ ├── vlg39
│ │ └── serdes__fc__tx.bin
│ ├── vlg3A
│ │ └── eth__outputcontrol.bin
│ ├── vlg3B
│ │ ├── address__filter.bin
│ │ ├── fifo__long.bin
│ │ └── time__64bit.bin
│ ├── vlg3C
│ │ └── add2__reg.bin
│ ├── vlg3D
│ │ ├── rx__frontend.bin
│ │ └── simple__gemac__tx.bin
│ ├── vlg3E
│ │ └── serdes.bin
│ ├── vlg3F
│ │ ├── flow__ctrl__tx.bin
│ │ ├── rx__dcoffset.bin
│ │ └── serdes__rx.bin
│ ├── vlg40
│ │ ├── add__onescomp.bin
│ │ └── eth__miim.bin
│ ├── vlg41
│ │ └── fifo__xlnx__512x36__2clk__prog__full.bin
│ ├── vlg42
│ │ ├── dspengine__16to8.bin
│ │ └── simple__gemac.bin
│ ├── vlg43
│ │ └── u2plus.bin
│ ├── vlg44
│ │ ├── fifo__xlnx__512x36__2clk__18to36.bin
│ │ └── fifo__xlnx__512x36__2clk__36to18.bin
│ ├── vlg45
│ │ └── clip__reg.bin
│ ├── vlg46
│ │ └── encode__8b10b.bin
│ ├── vlg47
│ │ └── add2.bin
│ ├── vlg48
│ │ └── crc.bin
│ ├── vlg49
│ │ ├── ram__harvard2.bin
│ │ ├── serdes__tx.bin
│ │ ├── vita__tx__chain.bin
│ │ └── wb__1master.bin
│ ├── vlg4A
│ │ └── wb__reg.bin
│ ├── vlg4B
│ │ └── acc.bin
│ ├── vlg4C
│ │ └── add2__and__round.bin
│ ├── vlg4D
│ │ └── hb__dec.bin
│ ├── vlg4E
│ │ └── fifo__xlnx__64x36__2clk.bin
│ ├── vlg54
│ │ └── eth__shiftreg.bin
│ ├── vlg55
│ │ ├── add2__and__clip__reg.bin
│ │ └── _c_r_c16___d16.bin
│ ├── vlg56
│ │ └── settings__bus.bin
│ ├── vlg58
│ │ └── small__hb__int.bin
│ ├── vlg59
│ │ └── gpio__atr.bin
│ ├── vlg5A
│ │ ├── cic__dec__shifter.bin
│ │ ├── ethtx__realign.bin
│ │ ├── fifo36__to__ll8.bin
│ │ ├── simple__gemac__wrapper.bin
│ │ └── vita__rx__engine__glue.bin
│ ├── vlg5C
│ │ ├── i2c__master__byte__ctrl.bin
│ │ └── splitter36.bin
│ ├── vlg5D
│ │ ├── fifo__xlnx__32x36__2clk.bin
│ │ ├── spi__shift.bin
│ │ └── vita__rx__framer.bin
│ ├── vlg5E
│ │ ├── medfifo.bin
│ │ └── wb__readback__mux.bin
│ ├── vlg5F
│ │ └── setting__reg.bin
│ ├── vlg60
│ │ ├── clip.bin
│ │ ├── fifo__xlnx__512x36__2clk.bin
│ │ └── pic.bin
│ ├── vlg61
│ │ ├── srl.bin
│ │ └── vita__rx__control.bin
│ ├── vlg62
│ │ └── fifo__xlnx__16x40__2clk.bin
│ ├── vlg63
│ │ └── settings__bus__crossclock.bin
│ ├── vlg66
│ │ ├── simple__uart__rx.bin
│ │ └── spi__top.bin
│ ├── vlg67
│ │ ├── i2c__master__top.bin
│ │ └── ll8__shortfifo.bin
│ ├── vlg68
│ │ ├── ext__fifo.bin
│ │ ├── rxmac__to__ll8.bin
│ │ └── sign__extend.bin
│ ├── vlg69
│ │ └── fifo19__rxrealign.bin
│ ├── vlg6A
│ │ ├── dspengine__8to16.bin
│ │ └── nobl__fifo.bin
│ ├── vlg6F
│ │ ├── hb__interp.bin
│ │ ├── time__sender.bin
│ │ └── vita__rx__chain.bin
│ ├── vlg70
│ │ ├── add2__and__clip.bin
│ │ ├── simple__uart__tx.bin
│ │ └── vita__tx__deframer.bin
│ ├── vlg71
│ │ ├── add2__and__round__reg.bin
│ │ └── fifo__xlnx__2_kx36__2clk.bin
│ ├── vlg72
│ │ └── buff__sm.bin
│ ├── vlg73
│ │ └── ll8__to__fifo19.bin
│ ├── vlg76
│ │ └── round__sd.bin
│ ├── vlg77
│ │ ├── pipectrl.bin
│ │ ├── reset__sync.bin
│ │ └── user__settings.bin
│ ├── vlg78
│ │ └── gen__context__pkt.bin
│ ├── vlg79
│ │ ├── prot__eng__tx.bin
│ │ └── simple__spi__core.bin
│ ├── vlg7B
│ │ └── oneshot__2clk.bin
│ ├── vlg7C
│ │ └── round.bin
│ └── vlg7F
│ ├── cic__strober.bin
│ └── priority__enc.bin
└── build-N210R4
├── build.log
├── iseconfig
│ ├── u2plus.projectmgr
│ └── u2plus.xreport
├── pa.fromHdl.tcl
├── planAhead.ngc2edif.log
├── planAhead_pid11992.debug
├── planAhead_pid15732.debug
├── planAhead_pid9660.debug
├── planAhead_run_1
│ ├── planAhead.jou
│ ├── planAhead.log
│ └── planAhead_run.log
├── planAhead_run_2
│ ├── planAhead.jou
│ ├── planAhead.log
│ ├── planAhead_run.log
│ ├── u2plus.data
│ │ ├── constrs_1
│ │ │ └── fileset.xml
│ │ ├── sim_1
│ │ │ └── fileset.xml
│ │ ├── sources_1
│ │ │ └── fileset.xml
│ │ └── wt
│ │ ├── project.wpc
│ │ └── webtalk_pa.xml
│ └── u2plus.ppr
├── planAhead_run_3
│ ├── planAhead.jou
│ ├── planAhead.log
│ ├── planAhead_run.log
│ ├── u2plus.data
│ │ ├── constrs_1
│ │ │ └── fileset.xml
│ │ ├── sim_1
│ │ │ └── fileset.xml
│ │ ├── sources_1
│ │ │ └── fileset.xml
│ │ └── wt
│ │ ├── project.wpc
│ │ └── webtalk_pa.xml
│ └── u2plus.ppr
├── u2plus.bin
├── u2plus.bld
├── u2plus.cmd_log
├── u2plus_envsettings.html
├── u2plus.gise
├── u2plus_guide.ncd
├── u2plus.lso
├── u2plus_map.map
├── u2plus_map.mrp
├── u2plus_map.ncd
├── u2plus.ncd
├── u2plus.ngc
├── u2plus.ngd
├── u2plus.ngr
├── u2plus.pad
├── u2plus.par
├── u2plus.pcf
├── u2plus.prj
├── u2plus.ptwx
├── u2plus.stx
├── u2plus.syr
├── u2plus.twr
├── u2plus.twx
├── u2plus.unroutes
├── u2plus.xise
├── u2plus.xpi
└── u2plus.xst
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