Verilog HDL程序设计实例详解 光盘 代码.rar

【实例简介】
EDA技术丛书：Verilog HDL程序设计实例详解（附光盘1张） 代码 有很多参考价值
【实例截图】
【核心代码】
Verilog HDL程序设计实例详解.rar
└── Verilog HDL程序设计实例详解A
└── Verilog HDL程序设计实例详解 光盘
├── Chapter-1
│   └── adder
│   ├── adder.cr.mti
│   ├── adder.mpf
│   ├── adder_testbench.do
│   ├── adder_testbench.v
│   ├── adder.v
│   ├── chart
│   │   ├── 图1-3.bmp
│   │   ├── 图1-4.bmp
│   │   ├── 图1-5.bmp
│   │   ├── 图1-6.bmp
│   │   ├── 图1-7.bmp
│   │   └── 图1-8.bmp
│   ├── transcript
│   ├── vsim.wlf
│   └── work
│   ├── adder
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   ├── transcript
│   │   └── verilog.txt.asm
│   ├── adder_testbench
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   └── _info
├── Chapter-10
│   ├── 10.2
│   │   ├── chart
│   │   │   ├── 图10-12.bmp
│   │   │   ├── 图10-7.bmp
│   │   │   ├── 图10-8.bmp
│   │   │   └── 图10-9.bmp
│   │   ├── csc.cr.mti
│   │   ├── csc.mpf
│   │   ├── csc_testbench.v
│   │   ├── rgb2ycrcb.v
│   │   ├── transcript
│   │   ├── wave
│   │   │   ├── csc_testbench.bmp
│   │   │   └── rgb2ycrcb.bmp
│   │   └── work
│   │   ├── csc_testbench
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── _info
│   │   └── rgb2ycrcb
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── 10.3
│   │   ├── chart
│   │   │   ├── 图10-18.bmp
│   │   │   ├── 图10-19.bmp
│   │   │   ├── 图10-20.bmp
│   │   │   ├── 图10-22.bmp
│   │   │   ├── 图10-23.bmp
│   │   │   ├── 图10-25.bmp
│   │   │   ├── 图10-28.bmp
│   │   │   └── 表10-3.bmp
│   │   ├── dct_cos_table.v
│   │   ├── dct.cr.mti
│   │   ├── dct_mac.v
│   │   ├── dct.mpf
│   │   ├── dct_syn.v
│   │   ├── dct_testbench.v
│   │   ├── dctub.v
│   │   ├── dctu.v
│   │   ├── dct.v
│   │   ├── fdct.v
│   │   ├── qnr.cr.mti
│   │   ├── timescale.v
│   │   ├── transcript
│   │   ├── vsim.wlf
│   │   ├── wave
│   │   │   ├── dct.bmp
│   │   │   ├── dct_testbench.bmp
│   │   │   ├── dctub.bmp
│   │   │   ├── dctu.bmp
│   │   │   ├── fdct.bmp
│   │   │   └── zigzag.bmp
│   │   ├── work
│   │   │   ├── bench_top
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.vhd
│   │   │   │   └── verilog.asm
│   │   │   ├── dct
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.vhd
│   │   │   │   └── verilog.asm
│   │   │   ├── dct_mac
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.vhd
│   │   │   │   └── verilog.asm
│   │   │   ├── dct_syn
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.vhd
│   │   │   │   └── verilog.asm
│   │   │   ├── dct_testbench
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.vhd
│   │   │   │   └── verilog.asm
│   │   │   ├── dctu
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.vhd
│   │   │   │   └── verilog.asm
│   │   │   ├── dctub
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.vhd
│   │   │   │   └── verilog.asm
│   │   │   ├── fdct
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.vhd
│   │   │   │   └── verilog.asm
│   │   │   ├── _info
│   │   │   └── zigzag
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   └── zigzag.v
│   ├── 10.4
│   │   ├── bench_div_top.v
│   │   ├── bench_qnr_top.v
│   │   ├── chart
│   │   │   ├── 图10-32.bmp
│   │   │   ├── 图10-34.bmp
│   │   │   ├── 图10-35.bmp
│   │   │   ├── 图10-38.bmp
│   │   │   ├── 图10-39.bmp
│   │   │   ├── 表10-4.bmp
│   │   │   └── 表10-5.bmp
│   │   ├── div_su.v
│   │   ├── div_uu.v
│   │   ├── jpeg_qnr.v
│   │   ├── qnr.cr.mti
│   │   ├── qnr.mpf
│   │   ├── timescale.v
│   │   ├── transcript
│   │   ├── vsim.wlf
│   │   ├── wave
│   │   │   ├── bench_qnr_top.bmp
│   │   │   ├── chk_val.bmp
│   │   │   ├── div_su.bmp
│   │   │   ├── div_uu.bmp
│   │   │   └── jpeg_qnr.bmp
│   │   └── work
│   │   ├── bench_div_top
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── bench_qnr_top
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── chk_val
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── div_su
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── div_uu
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── _info
│   │   └── jpeg_qnr
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   └── 10.5
│   ├── bench_top.v
│   ├── chart
│   │   ├── 图10-43.bmp
│   │   ├── 图10-44.bmp
│   │   ├── 图10-47.bmp
│   │   ├── 图10-48.bmp
│   │   └── 图10-49.bmp
│   ├── generic_dpram.v
│   ├── generic_fifo_lfsr.v
│   ├── huffman.cr.mti
│   ├── huffman_dec.v
│   ├── huffman_enc.v
│   ├── huffman.mpf
│   ├── huffman_tables.v
│   ├── lfsr.v
│   ├── timescale.v
│   ├── transcript
│   ├── vsim.wlf
│   ├── wave
│   │   ├── bench_top.bmp
│   │   └── huffman_enc.bmp
│   └── work
│   ├── bench_top
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── generic_dpram
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── generic_fifo_lfsr
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── huffman_dec
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── huffman_enc
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── _info
│   └── lfsr
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── Chapter-11
│   ├── 11.1
│   │   ├── chart
│   │   │   ├── 图11-12.bmp
│   │   │   ├── 图11-13.bmp
│   │   │   ├── 图11-14.bmp
│   │   │   ├── 图11-15.bmp
│   │   │   ├── 图11-16.bmp
│   │   │   ├── 图11-19.bmp
│   │   │   ├── 图11-20.bmp
│   │   │   ├── 图11-5.bmp
│   │   │   ├── 图11-6.bmp
│   │   │   ├── 图11-8.bmp
│   │   │   ├── 图11-9.bmp
│   │   │   ├── 表11-1.bmp
│   │   │   ├── 表11-2.bmp
│   │   │   ├── 表11-3.bmp
│   │   │   ├── 表11-4.bmp
│   │   │   ├── 表11-5.bmp
│   │   │   ├── 表11-6.bmp
│   │   │   ├── 表11-8.bmp
│   │   │   └── 表11-9.bmp
│   │   ├── des.cr.mti
│   │   ├── des.mpf
│   │   ├── desround.v
│   │   ├── des_testbench.v
│   │   ├── des.v
│   │   ├── key_gen.v
│   │   ├── s1.v
│   │   ├── s2.v
│   │   ├── s3.v
│   │   ├── s4.v
│   │   ├── s5.v
│   │   ├── s6.v
│   │   ├── s7.v
│   │   ├── s8.v
│   │   ├── transcript
│   │   ├── vsim.wlf
│   │   ├── wave
│   │   │   ├── des.bmp
│   │   │   ├── desround.bmp
│   │   │   ├── des_testbench.bmp
│   │   │   ├── key_gen.bmp
│   │   │   └── s1~s8.bmp
│   │   ├── wb_descontroller.v
│   │   └── work
│   │   ├── des
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── desround
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── des_testbench
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── des_top
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── _info
│   │   ├── key_gen
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── s1
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── s2
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── s3
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── s4
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── s5
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── s6
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── s7
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── s8
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   └── top
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   └── 11.2
│   ├── aes.cr.mti
│   ├── aes.mpf
│   ├── aes.v
│   ├── byte_mixcolum.v
│   ├── chart
│   │   ├── 图11-25.bmp
│   │   ├── 图11-28.bmp
│   │   ├── 图11-31.bmp
│   │   ├── 图11-32.bmp
│   │   ├── 图11-33.bmp
│   │   ├── 图11-35.bmp
│   │   ├── 图11-36.bmp
│   │   ├── 图11-38.bmp
│   │   ├── 图11-39.bmp
│   │   ├── 图11-42.bmp
│   │   └── 图11-43.bmp
│   ├── keysched.v
│   ├── mixcolum.v
│   ├── sbox.v
│   ├── subbytes.v
│   ├── test_bench_top.v
│   ├── timescale.v
│   ├── transcript
│   ├── vsim.wlf
│   ├── wave
│   │   ├── aes.bmp
│   │   ├── keysched.bmp
│   │   ├── mixcolum.bmp
│   │   ├── sbox.bmp
│   │   ├── subbytes.bmp
│   │   └── test_bench_top.bmp
│   ├── wb_aescontroller.v
│   ├── word_mixcolum.v
│   └── work
│   ├── aes
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── byte_mixcolum
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── _info
│   ├── keysched
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── mixcolum
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── sbox
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── subbytes
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── test
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── test_bench_top
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── wb_aes_controller
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   └── word_mixcolum
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── Chapter-12
│   └── ata
│   ├── ata.cr.mti
│   ├── ata_device.v
│   ├── atahost_controller.v
│   ├── atahost_pio_tctrl.v
│   ├── atahost_top.v
│   ├── atahost_wb_slave.v
│   ├── ata.mpf
│   ├── chart
│   │   ├── 图12-10.bmp
│   │   ├── 图12-14.bmp
│   │   ├── 图12-15.bmp
│   │   ├── 图12-16.bmp
│   │   ├── 图12-3.bmp
│   │   ├── 图12-4.bmp
│   │   ├── 图12-5.bmp
│   │   ├── 图12-7.bmp
│   │   └── 图12-8.bmp
│   ├── ro_cnt.v
│   ├── test_bench_top.v
│   ├── timescale.v
│   ├── transcript
│   ├── ud_cnt.v
│   ├── vsim.wlf
│   ├── wave
│   │   ├── ata_device.bmp
│   │   ├── atahost_controller.bmp
│   │   ├── atahost_pio_tctrl.bmp
│   │   ├── atahost_top.bmp
│   │   ├── atahost_wb_slave.bmp
│   │   ├── ro_cnt.bmp
│   │   └── test_bench_top.bmp
│   ├── wb_mast_model.v
│   ├── wb_model_defines.v
│   ├── wb_slv_model.v
│   └── work
│   ├── ata_device
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── atahost_controller
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── atahost_pio_tctrl
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── atahost_top
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── atahost_wb_slave
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── _info
│   ├── ro_cnt
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── ro_cnt1
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── test_bench_top
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── ud_cnt
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── wb_mast
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   └── wb_slv
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── Chapter-13
│   └── risc8
│   ├── alu.v
│   ├── basic.rom
│   ├── chart
│   │   ├── 图13-11.bmp
│   │   ├── 图13-13.bmp
│   │   ├── 图13-15.bmp
│   │   ├── 图13-16.bmp
│   │   ├── 图13-17.bmp
│   │   ├── 图13-18.bmp
│   │   ├── 图13-20.bmp
│   │   ├── 图13-6.bmp
│   │   ├── 图13-7.bmp
│   │   ├── 图13-9.bmp
│   │   └── 表13-1.bmp
│   ├── cpu_test.v
│   ├── cpu.v
│   ├── dram.v
│   ├── exp.v
│   ├── idec.v
│   ├── pram.v
│   ├── regs.v
│   ├── risc8.cr.mti
│   ├── risc8.mpf
│   ├── risc8.vcd
│   ├── sindata.hex
│   ├── transcript
│   ├── vsim.wlf
│   ├── wave
│   │   ├── alu.bmp
│   │   ├── cpu-1.bmp
│   │   ├── cpu-2.bmp
│   │   ├── cpu_test.bmp
│   │   ├── exp.bmp
│   │   ├── idec.bmp
│   │   ├── pram.bmp
│   │   └── regs.bmp
│   └── work
│   ├── alu
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── cpu
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── cpu_test
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── dram
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── exp
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── idec
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── _info
│   ├── pram
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── regs
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── risc8.vcd
│   └── test
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── Chapter-2
│   ├── 2.1
│   │   ├── adder
│   │   ├── adder.cr.mti
│   │   ├── adder.mpf
│   │   ├── adder_testbench.v
│   │   ├── adder.v
│   │   ├── chart
│   │   │   ├── 图2-2.bmp
│   │   │   └── 表2-1.bmp
│   │   ├── transcript
│   │   ├── vsim.wlf
│   │   ├── wave
│   │   │   ├── adder.bmp
│   │   │   └── adder_testbench.bmp
│   │   └── work
│   │   ├── adder
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── adder_testbench
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   └── _info
│   ├── 2.2
│   │   ├── chart
│   │   │   ├── 图2-4.bmp
│   │   │   └── 表2-2.bmp
│   │   ├── full_add.cr.mti
│   │   ├── full_add.mpf
│   │   ├── full_add_testbench.v
│   │   ├── full_add.v
│   │   ├── transcript
│   │   ├── vsim.wlf
│   │   ├── wave
│   │   │   ├── full_add.bmp
│   │   │   └── full_add_testbench.bmp
│   │   └── work
│   │   ├── full_add
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── full_add_testbench
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   └── _info
│   ├── 2.3
│   │   ├── adder4.cr.mti
│   │   ├── adder4.mpf
│   │   ├── adder4_testbench.v
│   │   ├── adder4.v
│   │   ├── chart
│   │   │   └── 图2-7.bmp
│   │   ├── transcript
│   │   ├── vsim.wlf
│   │   ├── wave
│   │   │   ├── adder4.bmp
│   │   │   └── adder4_testbench.bmp
│   │   └── work
│   │   ├── adder4
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── adder4_testbench
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   └── _info
│   ├── 2.4
│   │   ├── chart
│   │   │   └── 图2-10.bmp
│   │   ├── coun4_testbench.v
│   │   ├── count4.cr.mti
│   │   ├── count4.mpf
│   │   ├── count4.v
│   │   ├── transcript
│   │   ├── vsim.wlf
│   │   ├── wave
│   │   │   ├── coun4.bmp
│   │   │   └── coun4_testbench.bmp
│   │   └── work
│   │   ├── coun4_testbench
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── count4
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   └── _info
│   └── 2.5
│   ├── chart
│   │   ├── 图2-12.bmp
│   │   └── 表2-3.bmp
│   ├── count60.cr.mti
│   ├── count60.mpf
│   ├── count60_testbench.v
│   ├── count60.v
│   ├── transcript
│   ├── vsim.wlf
│   ├── wave
│   │   ├── count60.bmp
│   │   └── count60_testbench.bmp
│   └── work
│   ├── count60
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── count60_testbench
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   └── _info
├── Chapter-3
│   ├── 3.1
│   │   ├── add_tree_mult.cr.mti
│   │   ├── add_tree_mult.mpf
│   │   ├── add_tree_mult_testbench.v
│   │   ├── add_tree_mult.v
│   │   ├── chart
│   │   │   └── 图3-2.bmp
│   │   ├── transcript
│   │   ├── vsim.wlf
│   │   ├── wave
│   │   │   ├── add_tree_mult.bmp
│   │   │   └── add_tree_mult_testbench.bmp
│   │   └── work
│   │   ├── add_tree_mult
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── add_tree_mult_testbench
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   └── _info
│   ├── 3.2
│   │   ├── chart
│   │   │   ├── 图3-5.bmp
│   │   │   ├── 图3-6.bmp
│   │   │   └── 表3-1.bmp
│   │   ├── lookup_mult.cr.mti
│   │   ├── lookup_mult.mpf
│   │   ├── lookup_mult_testbench.v
│   │   ├── lookup_mult.v
│   │   ├── transcript
│   │   ├── vsim.wlf
│   │   ├── wave
│   │   │   ├── lookup.bmp
│   │   │   ├── lookup_mult.bmp
│   │   │   └── lookup_mult_testbench.bmp
│   │   └── work
│   │   ├── _info
│   │   ├── lookup
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lookup_mult
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   └── lookup_mult_testbench
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── 3.3
│   │   ├── chart
│   │   │   ├── 图3-8.bmp
│   │   │   └── 图3-9.bmp
│   │   ├── mult_Booth.cr.mti
│   │   ├── mult_Booth.mpf
│   │   ├── mult_Booth_testbench.v
│   │   ├── mult_Booth.v
│   │   ├── transcript
│   │   ├── vsim.wlf
│   │   ├── wave
│   │   │   ├── mult_Booth.bmp
│   │   │   └── mult_Booth_testbench.bmp
│   │   └── work
│   │   ├── @controller_@booth
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── @datapath_@booth
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── _info
│   │   ├── mult_@booth
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   └── mult_@booth_testbench
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   └── 3.4
│   ├── chart
│   │   ├── 图3-12.bmp
│   │   └── 表3-2.bmp
│   ├── in_data.load_mem
│   ├── out_data.txt
│   ├── shift_divider.cr.mti
│   ├── shift_divider.mpf
│   ├── shift_divider_testbench.v
│   ├── shift_divider.v
│   ├── transcript
│   ├── vsim.wlf
│   ├── wave
│   │   ├── shift_divider.bmp
│   │   └── shift_divider_testbench.bmp
│   └── work
│   ├── _info
│   ├── shift_divider
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   └── shift_divider_testbench
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── Chapter-4
│   ├── 4.1
│   │   ├── bin_enc.cr.mti
│   │   ├── bin_enc.mpf
│   │   ├── bin_enc_testbench.v
│   │   ├── bin_enc.v
│   │   ├── chart
│   │   │   ├── 图4-2.bmp
│   │   │   └── 表4-1.bmp
│   │   ├── transcript
│   │   ├── vsim.wlf
│   │   ├── wave
│   │   │   ├── bin_enc.bmp
│   │   │   └── bin_enc_testbench.bmp
│   │   └── work
│   │   ├── bin_enc
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── bin_enc_testbench
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   └── _info
│   ├── 4.2
│   │   ├── chart
│   │   │   ├── 图4-5.bmp
│   │   │   └── 图4-7.bmp
│   │   ├── manch_de.rpt
│   │   ├── manch_de_testbench.v
│   │   ├── manch_de.v
│   │   ├── manch_en_de.cr.mti
│   │   ├── manch_en_de.mpf
│   │   ├── manch_en_de.v
│   │   ├── manch_en.rpt
│   │   ├── manch_en_testbench.v
│   │   ├── manch_en.v
│   │   ├── transcript
│   │   ├── vsim.wlf
│   │   ├── wave
│   │   │   ├── manch_de.bmp
│   │   │   ├── manch_de_testbench.bmp
│   │   │   ├── manch_en.bmp
│   │   │   └── manch_en_testbench.bmp
│   │   └── work
│   │   ├── _info
│   │   ├── manch_de
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── manch_de_testbench
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── manch_en
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── manch_en_de
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   └── manch_en_testbench
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   └── 4.3
│   ├── chart
│   │   ├── 图4-11.bmp
│   │   └── 图4-13.bmp
│   ├── decode_ter.rpt
│   ├── decode_testbench.v
│   ├── decode.v
│   ├── miller_de.cr.mti
│   ├── miller_de.mpf
│   ├── miller_de_testbench.v
│   ├── miller_de.v
│   ├── signal_detect_testbench.v
│   ├── Signal_detect.v
│   ├── signal_ter.rpt
│   ├── transcript
│   ├── vsim.wlf
│   ├── wave
│   │   ├── decode.bmp
│   │   ├── decode_testbench.bmp
│   │   ├── miller_de.bmp
│   │   ├── miller_de_testbench.bmp
│   │   ├── signal_detect.bmp
│   │   └── signal_detect_testbench.bmp
│   └── work
│   ├── decode
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── decode_testbench
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── _info
│   ├── miller_de
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── miller_de_testbench
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── signal_detect
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   └── signal_detect_testbench
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── Chapter-5
│   ├── 5.2
│   │   ├── chart
│   │   │   ├── 图5-5.bmp
│   │   │   ├── 图5-6.bmp
│   │   │   └── 表5-1.bmp
│   │   ├── mult16.cr.mti
│   │   ├── mult16.mpf
│   │   ├── multiplication_testbench.v
│   │   ├── multiplication.v
│   │   ├── transcript
│   │   ├── vsim.wlf
│   │   ├── wave
│   │   │   ├── multiplication.bmp
│   │   │   └── multiplication_testbench.bmp
│   │   └── work
│   │   ├── _info
│   │   ├── multiplication
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   └── multiplication_testbench
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── 5.3
│   │   ├── chart
│   │   │   ├── 图5-7.bmp
│   │   │   ├── 图5-9.bmp
│   │   │   ├── 表5-3.bmp
│   │   │   └── 表5-3（续）.bmp
│   │   ├── traffic.cr.mti
│   │   ├── traffic.mpf
│   │   ├── traffic_testbench.v
│   │   ├── traffic.v
│   │   ├── transcript
│   │   ├── vsim.wlf
│   │   ├── wave
│   │   │   ├── traffic.bmp
│   │   │   └── traffic_testbench.bmp
│   │   └── work
│   │   ├── _info
│   │   ├── traffic
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   └── traffic_testbench
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   └── 5.4
│   ├── chart
│   │   ├── 图5-14.bmp
│   │   ├── 图5-15.bmp
│   │   ├── 表5-4.bmp
│   │   ├── 表5-4(续1-1).bmp
│   │   ├── 表5-4(续1-2).bmp
│   │   └── 表5-4(续2).bmp
│   ├── note.txt
│   ├── pci.cr.mti
│   ├── pci.mpf
│   ├── pci_tb.v
│   ├── state_machine.v
│   ├── transcript
│   ├── vsim.wlf
│   ├── wave
│   │   ├── pci_tb.bmp
│   │   └── state_machine.bmp
│   └── work
│   ├── base_addr_chk
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── bkend_daemon
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── config_mux
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── glue
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── _info
│   ├── pargen
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── pci_clk_reset
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── pci_stim
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── pci_tb
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── pci_top
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── retry_count
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   └── state_machine
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── Chapter-6
│   └── spi_controller
│   ├── bench.vcd
│   ├── chart
│   │   ├── 图6-11.bmp
│   │   ├── 图6-12.bmp
│   │   ├── 图6-13.bmp
│   │   ├── 图6-14.bmp
│   │   ├── 图6-17.bmp
│   │   ├── 图6-18.bmp
│   │   ├── 图6-19.bmp
│   │   └── 图6-7.bmp
│   ├── spi_clgen.v
│   ├── spi_controller.cr.mti
│   ├── spi_controller.mpf
│   ├── spi_defines.v
│   ├── spi_shift.v
│   ├── spi_slave_model.v
│   ├── spi_top.v
│   ├── tb_spi_top.v
│   ├── timescale.v
│   ├── transcript
│   ├── vsim.wlf
│   ├── wave
│   │   ├── spi_clgen.bmp
│   │   ├── spi_shift.bmp
│   │   ├── spi_slave_model.bmp
│   │   ├── spi_top.bmp
│   │   ├── tb_spi_top.bmp
│   │   └── wb_master_model.bmp
│   ├── wb_master_model.v
│   └── work
│   ├── _info
│   ├── spi_clgen
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── spi_shift
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── spi_slave_model
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── spi_top
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── tb_spi_top
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   └── wb_master_model
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── Chapter-7
│   └── i2c_controller
│   ├── chart
│   │   ├── 图7-11.bmp
│   │   ├── 图7-12.bmp
│   │   ├── 图7-14.bmp
│   │   ├── 图7-15.bmp
│   │   ├── 图7-16.bmp
│   │   ├── 图7-17.bmp
│   │   ├── 图7-18.bmp
│   │   ├── 图7-21.bmp
│   │   ├── 图7-22.bmp
│   │   └── 图7-23.bmp
│   ├── i2c_controller.cr.mti
│   ├── i2c_controller.mpf
│   ├── i2c_master_bit_ctrl.v
│   ├── i2c_master_byte_ctrl.v
│   ├── i2c_master_defines.v
│   ├── i2c_master_top.v
│   ├── i2c_slave_model.v
│   ├── timescale.v
│   ├── transcript
│   ├── tst_bench_top.v
│   ├── vsim.wlf
│   ├── wave
│   │   ├── i2c_master_bit_ctrl.bmp
│   │   ├── i2c_master_byte_ctrl.bmp
│   │   ├── i2c_master_top.bmp
│   │   ├── i2c_slave_model.bmp
│   │   ├── tst_bench_top.bmp
│   │   └── wb_master_model.bmp
│   ├── wb_master_model.v
│   └── work
│   ├── delay
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── i2c_master_bit_ctrl
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── i2c_master_byte_ctrl
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── i2c_master_top
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── i2c_slave_model
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── _info
│   ├── tst_bench_top
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   └── wb_master_model
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── Chapter-8
│   └── can_controller
│   ├── can_acf.v
│   ├── can_bsp.v
│   ├── can_btl.v
│   ├── can_controller.cr.mti
│   ├── can_controller.mpf
│   ├── can_crc.v
│   ├── can_defines.v
│   ├── can_fifo.v
│   ├── can_ibo.v
│   ├── can_register_asyn_syn.v
│   ├── can_register_asyn.v
│   ├── can_registers.v
│   ├── can_register_syn.v
│   ├── can_register.v
│   ├── can_testbench_defines.v
│   ├── can_testbench.v
│   ├── can_top.v
│   ├── chart
│   │   ├── 图8-10.bmp
│   │   ├── 图8-11.bmp
│   │   ├── 图8-12.bmp
│   │   ├── 图8-14.bmp
│   │   ├── 图8-15.bmp
│   │   ├── 图8-16.bmp
│   │   ├── 图8-17.bmp
│   │   ├── 图8-20.bmp
│   │   ├── 图8-21.bmp
│   │   ├── 图8-22.bmp
│   │   ├── 图8-5.bmp
│   │   └── 图8-8.bmp
│   ├── timescale.v
│   ├── transcript
│   ├── wave
│   │   ├── can_acf.bmp
│   │   ├── can_bsp.bmp
│   │   ├── can_btl.bmp
│   │   ├── can_crc.bmp
│   │   ├── can_fifo.bmp
│   │   ├── can_testbench.bmp
│   │   └── can_top.bmp
│   └── work
│   ├── can_acf
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── can_bsp
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── can_btl
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── can_crc
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── can_fifo
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── can_ibo
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── can_register
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── can_register_asyn
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── can_register_asyn_syn
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── can_registers
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── can_register_syn
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── can_testbench
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── can_top
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   └── _info
└── Chapter-9
├── 9.1
│   ├── chart
│   │   ├── 图9-10.bmp
│   │   ├── 图9-4.bmp
│   │   ├── 图9-5.bmp
│   │   ├── 图9-6.bmp
│   │   └── 图9-9.bmp
│   ├── fifo.cr.mti
│   ├── fifo.mpf
│   ├── generic_dpram.v
│   ├── generic_fifo_sc.v
│   ├── note.txt
│   ├── test_bench_top.v
│   ├── timescale.v
│   ├── transcript
│   ├── vsim.wlf
│   ├── wave
│   │   ├── generic_dpram.bmp
│   │   ├── generic_fifo_sc.bmp
│   │   └── test_bench_top.bmp
│   └── work
│   ├── generic_dpram
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── generic_fifo_dc
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── generic_fifo_dc_gray
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── generic_fifo_lfsr
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── generic_fifo_sc
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── generic_fifo_sc_a
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── _info
│   ├── lfsr
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   └── test_bench_top
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
└── 9.2
├── altclklock.v
├── chart
│   ├── 图9-16.bmp
│   ├── 图9-17.bmp
│   ├── 图9-19.bmp
│   ├── 图9-20.bmp
│   ├── 图9-22.bmp
│   ├── 图9-23.bmp
│   ├── 图9-26.bmp
│   └── 图9-27.bmp
├── ddr_Command.v
├── ddr_control_interface.v
├── ddr.cr.mti
├── ddr_data_path.v
├── ddr.mpf
├── ddr_sdram_tb.v
├── ddr_sdram.v
├── note.txt
├── Params.v
├── pll1.v
├── transcript
├── vsim.wlf
├── wave
│   ├── ddr_command.bmp
│   ├── ddr_control_interface.bmp
│   ├── ddr_data_path.bmp
│   ├── ddr_sdram.bmp
│   └── ddr_sdram_tb.bmp
└── work
├── altclklock
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── ddr_command
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── ddr_control_interface
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── ddr_data_path
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── ddr_sdram
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── ddr_sdram_tb
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── _info
├── mt46v4m16
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
└── pll1
├── _primary.dat
├── _primary.vhd
├── transcript
└── verilog.asm

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