实例介绍
用verilog实现16位cpu,8位存储器,能进行加减乘除和逻辑运算,支持栈,支持函数调用,跳转功能等
【实例截图】
【核心代码】
e5dd9e3947af5c1dac37b5bf9dfaae7c.rar
└── NOV222
├── ALU.v
├── clock.v
├── CU.v
├── CU.v~
├── CX.v
├── div_test.v
├── div_test.v.old
├── div.v
├── div.v.old
├── GR.v
├── GR.v~
├── int_chart.v
├── interrupt_register.v
├── interrupt.v
├── interrupt.v~
├── KD_CPU.cmd_log
├── KD_CPU.lso
├── KD_CPU.ngc
├── KD_CPU.ngr
├── KD_CPU.prj
├── KD_CPU.stx
├── KD_CPU_summary.html
├── KD_CPU.syr
├── KD_CPU.v
├── KD_CPU.v~
├── KD_CPU.v.bak
├── KD_CPU.xst
├── k.ise
├── k.ise_ISE_Backup
├── k.ntrc_log
├── k.restore
├── memory.v
├── memory.v.old
├── mul1.v
├── mul1.v.old
├── mux21.v
├── mux2.v
├── mux2.v~
├── mux2.v.bak
├── mux41.v
├── mux8.v
├── PC.v
├── register.v
├── sheild.v
├── shield.v
├── SP.v
├── t_ALU.v
├── t_clock.v
├── t_div.v
├── testbench.fdo
├── testbench.udo
├── testbench.v
├── testbench.v~
├── testbench.v.old
├── t_GR.v
├── time_counter.v
├── time_test.v
├── t_memory.v
├── t_mux2.v
├── t_mux41.v
├── t_mux4.v
├── t_PC.v
├── transcript
├── t_register.v
├── vsim.wlf
├── wave.do
├── work
│ ├── @a@l@u
│ │ ├── _primary.dat
│ │ ├── _primary.vhd
│ │ └── verilog.asm
│ ├── @c@u
│ │ ├── _primary.dat
│ │ ├── _primary.vhd
│ │ └── verilog.asm
│ ├── div
│ │ ├── _primary.dat
│ │ ├── _primary.vhd
│ │ └── verilog.asm
│ ├── glbl
│ │ ├── _primary.dat
│ │ ├── _primary.vhd
│ │ └── verilog.asm
│ ├── @g@r
│ │ ├── _primary.dat
│ │ ├── _primary.vhd
│ │ └── verilog.asm
│ ├── _info
│ ├── @k@d_@c@p@u
│ │ ├── _primary.dat
│ │ ├── _primary.vhd
│ │ └── verilog.asm
│ ├── memory
│ │ ├── _primary.dat
│ │ ├── _primary.vhd
│ │ └── verilog.asm
│ ├── mul1
│ │ ├── _primary.dat
│ │ ├── _primary.vhd
│ │ └── verilog.asm
│ ├── mux2
│ │ ├── _primary.dat
│ │ ├── _primary.vhd
│ │ └── verilog.asm
│ ├── mux41
│ │ ├── _primary.dat
│ │ ├── _primary.vhd
│ │ └── verilog.asm
│ ├── mux8
│ │ ├── _primary.dat
│ │ ├── _primary.vhd
│ │ └── verilog.asm
│ ├── @p@c
│ │ ├── _primary.dat
│ │ ├── _primary.vhd
│ │ └── verilog.asm
│ ├── register
│ │ ├── _primary.dat
│ │ ├── _primary.vhd
│ │ └── verilog.asm
│ ├── @s@p
│ │ ├── _primary.dat
│ │ ├── _primary.vhd
│ │ └── verilog.asm
│ └── testbench
│ ├── _primary.dat
│ ├── _primary.vhd
│ └── verilog.asm
├── _xmsgs
│ └── xst.xmsgs
└── xst
├── dump.xst
│ └── KD_CPU.prj
│ ├── ngx
│ │ ├── notopt
│ │ └── opt
│ └── ntrc.scr
├── projnav.tmp
└── work
├── hdllib.ref
├── vlg24
│ └── _c_u.bin
├── vlg29
│ └── register.bin
├── vlg2A
│ └── _a_l_u.bin
├── vlg2B
│ └── mux41.bin
├── vlg30
│ └── mux2.bin
├── vlg35
│ └── _g_r.bin
├── vlg36
│ └── mux8.bin
├── vlg47
│ └── div.bin
├── vlg53
│ └── _p_c.bin
├── vlg5E
│ └── _k_d___c_p_u.bin
├── vlg6F
│ └── _s_p.bin
└── vlg73
└── mul1.bin
38 directories, 127 files
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