xJTAG的SDK开发包

【实例简介】xJTAG的SDK开发包

  实现xilinx的JTAG与FPGA通信

  实现xilinx的JTAG与FPGA通信，包括C代码和fpga代码，可以实现C语言通过JTAG下载线读写fpga内部寄存器

【实例截图】
【核心代码】.
├── xjtag
│   ├── api_lib
│   │   ├── win32
│   │   │   ├── xjtag.dll
│   │   │   └── xjtag.lib
│   │   ├── x64
│   │   │   ├── xjtag.dll
│   │   │   └── xjtag.lib
│   │   └── xjtag.h
│   ├── axi_bus_demo
│   │   ├── prj
│   │   │   ├── axi_bus_demo.cache
│   │   │   │   ├── compile_simlib
│   │   │   │   │   ├── activehdl
│   │   │   │   │   ├── ies
│   │   │   │   │   ├── modelsim
│   │   │   │   │   ├── questa
│   │   │   │   │   ├── riviera
│   │   │   │   │   ├── vcs
│   │   │   │   │   └── xcelium
│   │   │   │   ├── ip
│   │   │   │   │   └── 2018.2
│   │   │   │   │       ├── 53a5071bda7105fa
│   │   │   │   │       │   ├── 53a5071bda7105fa.xci
│   │   │   │   │       │   ├── clk_wiz_0.dcp
│   │   │   │   │       │   ├── clk_wiz_0_sim_netlist.v
│   │   │   │   │       │   ├── clk_wiz_0_sim_netlist.vhdl
│   │   │   │   │       │   ├── clk_wiz_0_stub.v
│   │   │   │   │       │   ├── clk_wiz_0_stub.vhdl
│   │   │   │   │       │   └── stats.txt
│   │   │   │   │       ├── 53a5071bda7105fa.logs
│   │   │   │   │       │   └── runme.log
│   │   │   │   │       ├── fdc082bfb7d23a9e
│   │   │   │   │       │   ├── design_1_axi_gpio_0_0.dcp
│   │   │   │   │       │   ├── design_1_axi_gpio_0_0_sim_netlist.v
│   │   │   │   │       │   ├── design_1_axi_gpio_0_0_sim_netlist.vhdl
│   │   │   │   │       │   ├── design_1_axi_gpio_0_0_stub.v
│   │   │   │   │       │   ├── design_1_axi_gpio_0_0_stub.vhdl
│   │   │   │   │       │   ├── fdc082bfb7d23a9e.xci
│   │   │   │   │       │   └── stats.txt
│   │   │   │   │       └── fdc082bfb7d23a9e.logs
│   │   │   │   │           └── runme.log
│   │   │   │   └── wt
│   │   │   │       ├── gui_handlers.wdf
│   │   │   │       ├── java_command_handlers.wdf
│   │   │   │       ├── project.wpc
│   │   │   │       ├── synthesis.wdf
│   │   │   │       ├── synthesis_details.wdf
│   │   │   │       └── webtalk_pa.xml
│   │   │   ├── axi_bus_demo.hw
│   │   │   │   ├── axi_bus_demo.lpr
│   │   │   │   └── hw_1
│   │   │   │       ├── hw.xml
│   │   │   │       ├── layout
│   │   │   │       └── wave
│   │   │   ├── axi_bus_demo.ip_user_files
│   │   │   │   ├── README.txt
│   │   │   │   ├── bd
│   │   │   │   │   └── design_1
│   │   │   │   │       ├── ip
│   │   │   │   │       │   ├── design_1_axi_gpio_0_0
│   │   │   │   │       │   │   └── sim
│   │   │   │   │       │   │       └── design_1_axi_gpio_0_0.vhd
│   │   │   │   │       │   └── design_1_xjtag_axi_0_0
│   │   │   │   │       │       └── sim
│   │   │   │   │       │           └── design_1_xjtag_axi_0_0.v
│   │   │   │   │       ├── ipshared
│   │   │   │   │       │   └── 2284
│   │   │   │   │       │       └── src
│   │   │   │   │       │           └── xjtag_axi.v
│   │   │   │   │       └── sim
│   │   │   │   │           └── design_1.v
│   │   │   │   ├── ip
│   │   │   │   │   └── clk_wiz_0
│   │   │   │   │       ├── clk_wiz_0.veo
│   │   │   │   │       ├── clk_wiz_0_stub.v
│   │   │   │   │       └── clk_wiz_0_stub.vhdl
│   │   │   │   └── sim_scripts
│   │   │   │       ├── clk_wiz_0
│   │   │   │       │   ├── README.txt
│   │   │   │       │   ├── activehdl
│   │   │   │       │   │   ├── README.txt
│   │   │   │       │   │   ├── clk_wiz_0.sh
│   │   │   │       │   │   ├── clk_wiz_0.udo
│   │   │   │       │   │   ├── compile.do
│   │   │   │       │   │   ├── file_info.txt
│   │   │   │       │   │   ├── glbl.v
│   │   │   │       │   │   ├── simulate.do
│   │   │   │       │   │   └── wave.do
│   │   │   │       │   ├── ies
│   │   │   │       │   │   ├── README.txt
│   │   │   │       │   │   ├── clk_wiz_0.sh
│   │   │   │       │   │   ├── file_info.txt
│   │   │   │       │   │   ├── glbl.v
│   │   │   │       │   │   └── run.f
│   │   │   │       │   ├── modelsim
│   │   │   │       │   │   ├── README.txt
│   │   │   │       │   │   ├── clk_wiz_0.sh
│   │   │   │       │   │   ├── clk_wiz_0.udo
│   │   │   │       │   │   ├── compile.do
│   │   │   │       │   │   ├── file_info.txt
│   │   │   │       │   │   ├── glbl.v
│   │   │   │       │   │   ├── simulate.do
│   │   │   │       │   │   └── wave.do
│   │   │   │       │   ├── questa
│   │   │   │       │   │   ├── README.txt
│   │   │   │       │   │   ├── clk_wiz_0.sh
│   │   │   │       │   │   ├── clk_wiz_0.udo
│   │   │   │       │   │   ├── compile.do
│   │   │   │       │   │   ├── elaborate.do
│   │   │   │       │   │   ├── file_info.txt
│   │   │   │       │   │   ├── glbl.v
│   │   │   │       │   │   ├── simulate.do
│   │   │   │       │   │   └── wave.do
│   │   │   │       │   ├── riviera
│   │   │   │       │   │   ├── README.txt
│   │   │   │       │   │   ├── clk_wiz_0.sh
│   │   │   │       │   │   ├── clk_wiz_0.udo
│   │   │   │       │   │   ├── compile.do
│   │   │   │       │   │   ├── file_info.txt
│   │   │   │       │   │   ├── glbl.v
│   │   │   │       │   │   ├── simulate.do
│   │   │   │       │   │   └── wave.do
│   │   │   │       │   ├── vcs
│   │   │   │       │   │   ├── README.txt
│   │   │   │       │   │   ├── clk_wiz_0.sh
│   │   │   │       │   │   ├── file_info.txt
│   │   │   │       │   │   ├── glbl.v
│   │   │   │       │   │   └── simulate.do
│   │   │   │       │   ├── xcelium
│   │   │   │       │   │   ├── README.txt
│   │   │   │       │   │   ├── clk_wiz_0.sh
│   │   │   │       │   │   ├── file_info.txt
│   │   │   │       │   │   ├── glbl.v
│   │   │   │       │   │   └── run.f
│   │   │   │       │   └── xsim
│   │   │   │       │       ├── README.txt
│   │   │   │       │       ├── clk_wiz_0.sh
│   │   │   │       │       ├── cmd.tcl
│   │   │   │       │       ├── elab.opt
│   │   │   │       │       ├── file_info.txt
│   │   │   │       │       ├── glbl.v
│   │   │   │       │       ├── vlog.prj
│   │   │   │       │       └── xsim.ini
│   │   │   │       └── design_1
│   │   │   │           ├── README.txt
│   │   │   │           ├── activehdl
│   │   │   │           │   ├── README.txt
│   │   │   │           │   ├── compile.do
│   │   │   │           │   ├── design_1.sh
│   │   │   │           │   ├── design_1.udo
│   │   │   │           │   ├── file_info.txt
│   │   │   │           │   ├── glbl.v
│   │   │   │           │   ├── simulate.do
│   │   │   │           │   └── wave.do
│   │   │   │           ├── ies
│   │   │   │           │   ├── README.txt
│   │   │   │           │   ├── design_1.sh
│   │   │   │           │   ├── file_info.txt
│   │   │   │           │   ├── glbl.v
│   │   │   │           │   └── run.f
│   │   │   │           ├── modelsim
│   │   │   │           │   ├── README.txt
│   │   │   │           │   ├── compile.do
│   │   │   │           │   ├── design_1.sh
│   │   │   │           │   ├── design_1.udo
│   │   │   │           │   ├── file_info.txt
│   │   │   │           │   ├── glbl.v
│   │   │   │           │   ├── simulate.do
│   │   │   │           │   └── wave.do
│   │   │   │           ├── questa
│   │   │   │           │   ├── README.txt
│   │   │   │           │   ├── compile.do
│   │   │   │           │   ├── design_1.sh
│   │   │   │           │   ├── design_1.udo
│   │   │   │           │   ├── elaborate.do
│   │   │   │           │   ├── file_info.txt
│   │   │   │           │   ├── glbl.v
│   │   │   │           │   ├── simulate.do
│   │   │   │           │   └── wave.do
│   │   │   │           ├── riviera
│   │   │   │           │   ├── README.txt
│   │   │   │           │   ├── compile.do
│   │   │   │           │   ├── design_1.sh
│   │   │   │           │   ├── design_1.udo
│   │   │   │           │   ├── file_info.txt
│   │   │   │           │   ├── glbl.v
│   │   │   │           │   ├── simulate.do
│   │   │   │           │   └── wave.do
│   │   │   │           ├── vcs
│   │   │   │           │   ├── README.txt
│   │   │   │           │   ├── design_1.sh
│   │   │   │           │   ├── file_info.txt
│   │   │   │           │   ├── glbl.v
│   │   │   │           │   └── simulate.do
│   │   │   │           ├── xcelium
│   │   │   │           │   ├── README.txt
│   │   │   │           │   ├── design_1.sh
│   │   │   │           │   ├── file_info.txt
│   │   │   │           │   ├── glbl.v
│   │   │   │           │   └── run.f
│   │   │   │           └── xsim
│   │   │   │               ├── README.txt
│   │   │   │               ├── cmd.tcl
│   │   │   │               ├── design_1.sh
│   │   │   │               ├── elab.opt
│   │   │   │               ├── file_info.txt
│   │   │   │               ├── glbl.v
│   │   │   │               ├── vhdl.prj
│   │   │   │               ├── vlog.prj
│   │   │   │               └── xsim.ini
│   │   │   ├── axi_bus_demo.runs
│   │   │   │   ├── clk_wiz_0_synth_1
│   │   │   │   │   ├── ISEWrap.js
│   │   │   │   │   ├── ISEWrap.sh
│   │   │   │   │   ├── __synthesis_is_complete__
│   │   │   │   │   ├── clk_wiz_0.dcp
│   │   │   │   │   ├── clk_wiz_0.tcl
│   │   │   │   │   ├── clk_wiz_0.vds
│   │   │   │   │   ├── clk_wiz_0_utilization_synth.pb
│   │   │   │   │   ├── clk_wiz_0_utilization_synth.rpt
│   │   │   │   │   ├── dont_touch.xdc
│   │   │   │   │   ├── gen_run.xml
│   │   │   │   │   ├── htr.txt
│   │   │   │   │   ├── project.wdf
│   │   │   │   │   ├── rundef.js
│   │   │   │   │   ├── runme.bat
│   │   │   │   │   ├── runme.log
│   │   │   │   │   ├── runme.sh
│   │   │   │   │   ├── vivado.jou
│   │   │   │   │   └── vivado.pb
│   │   │   │   ├── impl_1
│   │   │   │   │   ├── ISEWrap.js
│   │   │   │   │   ├── ISEWrap.sh
│   │   │   │   │   ├── gen_run.xml
│   │   │   │   │   ├── htr.txt
│   │   │   │   │   ├── init_design.pb
│   │   │   │   │   ├── opt_design.pb
│   │   │   │   │   ├── place_design.pb
│   │   │   │   │   ├── project.wdf
│   │   │   │   │   ├── route_design.pb
│   │   │   │   │   ├── rundef.js
│   │   │   │   │   ├── runme.bat
│   │   │   │   │   ├── runme.log
│   │   │   │   │   ├── runme.sh
│   │   │   │   │   ├── t160_top.bit
│   │   │   │   │   ├── t160_top.hwdef
│   │   │   │   │   ├── t160_top.sysdef
│   │   │   │   │   ├── t160_top.tcl
│   │   │   │   │   ├── t160_top.vdi
│   │   │   │   │   ├── t160_top_bus_skew_routed.pb
│   │   │   │   │   ├── t160_top_bus_skew_routed.rpt
│   │   │   │   │   ├── t160_top_bus_skew_routed.rpx
│   │   │   │   │   ├── t160_top_clock_utilization_routed.rpt
│   │   │   │   │   ├── t160_top_control_sets_placed.rpt
│   │   │   │   │   ├── t160_top_drc_opted.pb
│   │   │   │   │   ├── t160_top_drc_opted.rpt
│   │   │   │   │   ├── t160_top_drc_opted.rpx
│   │   │   │   │   ├── t160_top_drc_routed.pb
│   │   │   │   │   ├── t160_top_drc_routed.rpt
│   │   │   │   │   ├── t160_top_drc_routed.rpx
│   │   │   │   │   ├── t160_top_io_placed.rpt
│   │   │   │   │   ├── t160_top_methodology_drc_routed.pb
│   │   │   │   │   ├── t160_top_methodology_drc_routed.rpt
│   │   │   │   │   ├── t160_top_methodology_drc_routed.rpx
│   │   │   │   │   ├── t160_top_opt.dcp
│   │   │   │   │   ├── t160_top_placed.dcp
│   │   │   │   │   ├── t160_top_power_routed.rpt
│   │   │   │   │   ├── t160_top_power_routed.rpx
│   │   │   │   │   ├── t160_top_power_summary_routed.pb
│   │   │   │   │   ├── t160_top_route_status.pb
│   │   │   │   │   ├── t160_top_route_status.rpt
│   │   │   │   │   ├── t160_top_routed.dcp
│   │   │   │   │   ├── t160_top_timing_summary_routed.pb
│   │   │   │   │   ├── t160_top_timing_summary_routed.rpt
│   │   │   │   │   ├── t160_top_timing_summary_routed.rpx
│   │   │   │   │   ├── t160_top_utilization_placed.pb
│   │   │   │   │   ├── t160_top_utilization_placed.rpt
│   │   │   │   │   ├── usage_statistics_webtalk.html
│   │   │   │   │   ├── usage_statistics_webtalk.xml
│   │   │   │   │   ├── vivado.jou
│   │   │   │   │   ├── vivado.pb
│   │   │   │   │   └── write_bitstream.pb
│   │   │   │   └── synth_1
│   │   │   │       ├── ISEWrap.js
│   │   │   │       ├── ISEWrap.sh
│   │   │   │       ├── __synthesis_is_complete__
│   │   │   │       ├── dont_touch.xdc
│   │   │   │       ├── gen_run.xml
│   │   │   │       ├── htr.txt
│   │   │   │       ├── planAhead.ngc2edif.log
│   │   │   │       ├── rundef.js
│   │   │   │       ├── runme.bat
│   │   │   │       ├── runme.log
│   │   │   │       ├── runme.sh
│   │   │   │       ├── t160_top.dcp
│   │   │   │       ├── t160_top.tcl
│   │   │   │       ├── t160_top.vds
│   │   │   │       ├── t160_top_utilization_synth.pb
│   │   │   │       ├── t160_top_utilization_synth.rpt
│   │   │   │       ├── vivado.jou
│   │   │   │       └── vivado.pb
│   │   │   ├── axi_bus_demo.sim
│   │   │   ├── axi_bus_demo.srcs
│   │   │   │   └── sources_1
│   │   │   │       ├── bd
│   │   │   │       │   └── design_1
│   │   │   │       │       ├── design_1.bd
│   │   │   │       │       ├── design_1.bxml
│   │   │   │       │       ├── design_1_ooc.xdc
│   │   │   │       │       ├── hdl
│   │   │   │       │       │   └── design_1_wrapper.v
│   │   │   │       │       ├── hw_handoff
│   │   │   │       │       │   ├── design_1.hwh
│   │   │   │       │       │   └── design_1_bd.tcl
│   │   │   │       │       ├── ip
│   │   │   │       │       │   ├── design_1_axi_gpio_0_0
│   │   │   │       │       │   │   ├── design_1_axi_gpio_0_0.xci
│   │   │   │       │       │   │   ├── design_1_axi_gpio_0_0.xdc
│   │   │   │       │       │   │   ├── design_1_axi_gpio_0_0.xml
│   │   │   │       │       │   │   ├── design_1_axi_gpio_0_0_board.xdc
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│   │   │   │       │       │   │   ├── sim
│   │   │   │       │       │   │   │   └── design_1_axi_gpio_0_0.vhd
│   │   │   │       │       │   │   └── synth
│   │   │   │       │       │   │       └── design_1_axi_gpio_0_0.vhd
│   │   │   │       │       │   └── design_1_xjtag_axi_0_0
│   │   │   │       │       │       ├── design_1_xjtag_axi_0_0.xci
│   │   │   │       │       │       ├── design_1_xjtag_axi_0_0.xml
│   │   │   │       │       │       ├── sim
│   │   │   │       │       │       │   └── design_1_xjtag_axi_0_0.v
│   │   │   │       │       │       ├── src
│   │   │   │       │       │       │   └── xjtag_axi.ngc
│   │   │   │       │       │       └── synth
│   │   │   │       │       │           └── design_1_xjtag_axi_0_0.v
│   │   │   │       │       ├── ipshared
│   │   │   │       │       │   ├── 2284
│   │   │   │       │       │   │   └── src
│   │   │   │       │       │   │       └── xjtag_axi.v
│   │   │   │       │       │   ├── 8e66
│   │   │   │       │       │   │   └── hdl
│   │   │   │       │       │   │       └── interrupt_control_v3_1_vh_rfs.vhd
│   │   │   │       │       │   ├── c193
│   │   │   │       │       │   │   └── hdl
│   │   │   │       │       │   │       └── axi_gpio_v2_0_vh_rfs.vhd
│   │   │   │       │       │   ├── cced
│   │   │   │       │       │   │   └── hdl
│   │   │   │       │       │   │       └── axi_lite_ipif_v3_0_vh_rfs.vhd
│   │   │   │       │       │   └── ef1e
│   │   │   │       │       │       └── hdl
│   │   │   │       │       │           └── lib_cdc_v1_0_rfs.vhd
│   │   │   │       │       ├── sim
│   │   │   │       │       │   └── design_1.v
│   │   │   │       │       ├── synth
│   │   │   │       │       │   ├── design_1.hwdef
│   │   │   │       │       │   └── design_1.v
│   │   │   │       │       └── ui
│   │   │   │       │           └── bd_1f5defd0.ui
│   │   │   │       ├── imports
│   │   │   │       │   └── hdl
│   │   │   │       │       └── design_1_wrapper.v
│   │   │   │       └── ip
│   │   │   │           └── clk_wiz_0
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│   │   │   │               ├── clk_wiz_0_sim_netlist.vhdl
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│   │   │   │               ├── clk_wiz_0_stub.vhdl
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│   │   │   │               ├── mmcm_pll_drp_func_7s_mmcm.vh
│   │   │   │               ├── mmcm_pll_drp_func_7s_pll.vh
│   │   │   │               ├── mmcm_pll_drp_func_us_mmcm.vh
│   │   │   │               ├── mmcm_pll_drp_func_us_pll.vh
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│   │   │   │   │   ├── clk_wiz_0.dcp
│   │   │   │   │   ├── clk_wiz_0.tcl
│   │   │   │   │   ├── clk_wiz_0.vds
│   │   │   │   │   ├── clk_wiz_0_utilization_synth.pb
│   │   │   │   │   ├── clk_wiz_0_utilization_synth.rpt
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│   │   │   │   │   ├── project.wdf
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│   │   │   │   │   ├── t160_top_bus_skew_routed.pb
│   │   │   │   │   ├── t160_top_bus_skew_routed.rpt
│   │   │   │   │   ├── t160_top_bus_skew_routed.rpx
│   │   │   │   │   ├── t160_top_clock_utilization_routed.rpt
│   │   │   │   │   ├── t160_top_control_sets_placed.rpt
│   │   │   │   │   ├── t160_top_drc_opted.pb
│   │   │   │   │   ├── t160_top_drc_opted.rpt
│   │   │   │   │   ├── t160_top_drc_opted.rpx
│   │   │   │   │   ├── t160_top_drc_routed.pb
│   │   │   │   │   ├── t160_top_drc_routed.rpt
│   │   │   │   │   ├── t160_top_drc_routed.rpx
│   │   │   │   │   ├── t160_top_io_placed.rpt
│   │   │   │   │   ├── t160_top_methodology_drc_routed.pb
│   │   │   │   │   ├── t160_top_methodology_drc_routed.rpt
│   │   │   │   │   ├── t160_top_methodology_drc_routed.rpx
│   │   │   │   │   ├── t160_top_opt.dcp
│   │   │   │   │   ├── t160_top_placed.dcp
│   │   │   │   │   ├── t160_top_power_routed.rpt
│   │   │   │   │   ├── t160_top_power_routed.rpx
│   │   │   │   │   ├── t160_top_power_summary_routed.pb
│   │   │   │   │   ├── t160_top_route_status.pb
│   │   │   │   │   ├── t160_top_route_status.rpt
│   │   │   │   │   ├── t160_top_routed.dcp
│   │   │   │   │   ├── t160_top_timing_summary_routed.pb
│   │   │   │   │   ├── t160_top_timing_summary_routed.rpt
│   │   │   │   │   ├── t160_top_timing_summary_routed.rpx
│   │   │   │   │   ├── t160_top_utilization_placed.pb
│   │   │   │   │   ├── t160_top_utilization_placed.rpt
│   │   │   │   │   ├── usage_statistics_webtalk.html
│   │   │   │   │   ├── usage_statistics_webtalk.xml
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│   │   │   │       ├── ISEWrap.js
│   │   │   │       ├── ISEWrap.sh
│   │   │   │       ├── __synthesis_is_complete__
│   │   │   │       ├── gen_run.xml
│   │   │   │       ├── htr.txt
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│   │   │   │       ├── t160_top_utilization_synth.rpt
│   │   │   │       ├── vivado.jou
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