实例介绍
【实例简介】
自己写的verilog锁相环。1k~100k频率比较稳定。N分频器自己修改。
【实例截图】
【核心代码】
4744300845239273408.zip
└── DPLL test 4
├── cepin.v
├── cepin.v.bak
├── db
│ ├── altsyncram_84p3.tdf
│ ├── altsyncram_e4p3.tdf
│ ├── altsyncram_e7p3.tdf
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│ └── README
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├── up_down_counter.bsf
├── up_down_counter.v
└── up_down_counter.v.bak
4 directories, 311 files
自己写的verilog锁相环。1k~100k频率比较稳定。N分频器自己修改。
【实例截图】
【核心代码】
4744300845239273408.zip
└── DPLL test 4
├── cepin.v
├── cepin.v.bak
├── db
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│ └── README
├── N_fdiv.bsf
├── N_fdiv.v
├── pll1_bb.v
├── pll1.bsf
├── pll1.inc
├── pll1.ppf
├── pll1.qip
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├── test.asm.rpt
├── test.bdf
├── test.done
├── test.dpf
├── test.fit.rpt
├── test.fit.smsg
├── test.fit.summary
├── test.flow.rpt
├── test.jdi
├── test.map.rpt
├── test.map.smsg
├── test.map.summary
├── test.pin
├── test.pof
├── test.qpf
├── test.qsf
├── test.qws
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├── test.tan.rpt
├── test.tan.summary
├── up_down_counter.bsf
├── up_down_counter.v
└── up_down_counter.v.bak
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