利用FPGA中的流水线技巧实现乘法（VerilogHDL）

【实例简介】
为了提高频率，fpga中常常用到流水线等技巧，本代码实现了流水线模式的乘法操作
【实例截图】
【核心代码】
liushuimux.rar
└── liushuimux
├── cnt.bsf
├── cnt.v
├── cnt.v.bak
├── db
│   ├── altsyncram_6i71.tdf
│   ├── altsyncram_7i71.tdf
│   ├── altsyncram_cta1.tdf
│   ├── cntr_c4h.tdf
│   ├── cntr_lkf.tdf
│   ├── liushuimux.db_info
│   ├── liushuimux.eco.cdb
│   ├── liushuimux.sld_design_entry.sci
│   ├── logic_util_heursitic.dat
│   ├── prev_cmp_liushuimux.qmsg
│   └── shift_taps_tfm.tdf
├── greybox_tmp
│   └── cbx_args.txt
├── incremental_db
│   ├── compiled_partitions
│   │   ├── liushuimux.db_info
│   │   ├── liushuimux.root_partition.cmp.cdb
│   │   ├── liushuimux.root_partition.cmp.dfp
│   │   ├── liushuimux.root_partition.cmp.hdb
│   │   ├── liushuimux.root_partition.cmp.kpt
│   │   ├── liushuimux.root_partition.cmp.logdb
│   │   ├── liushuimux.root_partition.cmp.rcfdb
│   │   ├── liushuimux.root_partition.cmp.re.rcfdb
│   │   ├── liushuimux.root_partition.map.cdb
│   │   ├── liushuimux.root_partition.map.dpi
│   │   ├── liushuimux.root_partition.map.hdb
│   │   └── liushuimux.root_partition.map.kpt
│   └── README
├── l1.bsf
├── l1.v
├── l1.v.bak
├── l2.bsf
├── l2.v
├── l2.v.bak
├── l3.bsf
├── l3.v
├── l3.v.bak
├── l4.bsf
├── l4.v
├── l4.v.bak
├── l5.bsf
├── l5.v
├── l5.v.bak
├── l6.bsf
├── l6.v
├── l6.v.bak
├── l7.bsf
├── l7.v
├── l7.v.bak
├── l8.bsf
├── l8.v
├── l8.v.bak
├── liushuimuxa.mif
├── liushuimux.asm.rpt
├── liushuimux.bdf
├── liushuimuxb.mif
├── liushuimux.done
├── liushuimux.eda.rpt
├── liushuimux.fit.rpt
├── liushuimux.fit.summary
├── liushuimux.flow.rpt
├── liushuimux.map.rpt
├── liushuimux.map.smsg
├── liushuimux.map.summary
├── liushuimux_nativelink_simulation.rpt
├── liushuimux.pin
├── liushuimux.pof
├── liushuimux.qpf
├── liushuimux.qsf
├── liushuimux.qws
├── liushuimux.sof
├── liushuimux.tan.rpt
├── liushuimux.tan.summary
├── liushuimux.v
├── liushuimux.v.bak
├── mema_bb.v
├── mema.bsf
├── mema.qip
├── mema.v
├── memb_bb.v
├── memb.bsf
├── memb.qip
├── memb.v
└── simulation
└── modelsim
├── liushuimuxa.mif
├── liushuimuxa.ver
├── liushuimuxb.mif
├── liushuimuxb.ver
├── liushuimux_modelsim.xrf
├── liushuimux_run_msim_rtl_verilog.do
├── liushuimux_run_msim_rtl_verilog.do.bak
├── liushuimux_run_msim_rtl_verilog.do.bak1
├── liushuimux_run_msim_rtl_verilog.do.bak10
├── liushuimux_run_msim_rtl_verilog.do.bak11
├── liushuimux_run_msim_rtl_verilog.do.bak2
├── liushuimux_run_msim_rtl_verilog.do.bak3
├── liushuimux_run_msim_rtl_verilog.do.bak4
├── liushuimux_run_msim_rtl_verilog.do.bak5
├── liushuimux_run_msim_rtl_verilog.do.bak6
├── liushuimux_run_msim_rtl_verilog.do.bak7
├── liushuimux_run_msim_rtl_verilog.do.bak8
├── liushuimux_run_msim_rtl_verilog.do.bak9
├── liushuimux.sft
├── liushuimux.vo
├── liushuimux_v.sdo
├── liushuimux.vt
├── liushuimux.vt.bak
├── modelsim.ini
├── msim_transcript
├── rtl_work
│   ├── cnt
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── _info
│   ├── l1
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── l2
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── l3
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── l4
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── l5
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── l6
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── l7
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── l8
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── liushuimux
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── liushuimux_vlg_tst
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── mema
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── memb
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── _temp
│   └── _vmake
└── vsim.wlf

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