实例介绍
【实例简介】
基于FPGA的16位RISC_CPU设计__源自曹晓亮的博客
【实例截图】
【核心代码】
16359647506626286098.rar
└── RISC_CPU工程
├── accum.bsf
├── accum.v
├── accum.v.bak
├── addr_decode.v
├── adr.bsf
├── adr.v
├── adr.v.bak
├── alu.bsf
├── alu.v
├── alu.v.bak
├── CLKSOURCE.bsf
├── CLKSOURCE.v
├── CLKSOURCE.v.bak
├── counter.bsf
├── counter.v
├── cpu.asm.rpt
├── cpu.bsf
├── cpu.done
├── cpu.eda.rpt
├── cpu.fit.rpt
├── cpu.fit.smsg
├── cpu.fit.summary
├── cpu.flow.rpt
├── cpu.map.rpt
├── cpu.map.summary
├── cpu_nativelink_simulation.rpt
├── cpu.pin
├── cpu.pof
├── cpu.qpf
├── cpu.qsf
├── cpu.qws
├── cpu.sof
├── cpu.tan.rpt
├── cpu.tan.summary
├── cputop.v
├── cputop.v.bak
├── cpu.v
├── cpu.v.bak
├── datactl.bsf
├── datactl.v
├── datactl.v.bak
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│ │ └── cpu.root_partition.map.kpt
│ └── README
├── irregister.bsf
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├── machinectl.bsf
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├── machine.v
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├── rom.v
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└── simulation
└── modelsim
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├── cpu_run_msim_rtl_verilog.do.bak7
├── cpu_run_msim_rtl_verilog.do.bak8
├── cpu_run_msim_rtl_verilog.do.bak9
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├── cpu_v.sdo_typ.csd
├── gate_work
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│ │ ├── _primary.dbs
│ │ ├── _primary.vhd
│ │ └── verilog.psm
│ ├── cpu
│ │ ├── _primary.dat
│ │ ├── _primary.dbs
│ │ ├── _primary.vhd
│ │ └── verilog.psm
│ ├── cputop
│ │ ├── _primary.dat
│ │ ├── _primary.dbs
│ │ ├── _primary.vhd
│ │ └── verilog.psm
│ ├── _info
│ ├── ram
│ │ ├── _primary.dat
│ │ ├── _primary.dbs
│ │ ├── _primary.vhd
│ │ └── verilog.psm
│ ├── rom
│ │ ├── _primary.dat
│ │ ├── _primary.dbs
│ │ ├── _primary.vhd
│ │ └── verilog.psm
│ ├── _temp
│ └── _vmake
├── msim_transcript
├── rtl_work
│ ├── accum
│ │ ├── _primary.dat
│ │ ├── _primary.dbs
│ │ ├── _primary.vhd
│ │ └── verilog.psm
│ ├── addr_decode
│ │ ├── _primary.dat
│ │ ├── _primary.dbs
│ │ ├── _primary.vhd
│ │ └── verilog.psm
│ ├── adr
│ │ ├── _primary.dat
│ │ ├── _primary.dbs
│ │ ├── _primary.vhd
│ │ └── verilog.psm
│ ├── alu
│ │ ├── _primary.dat
│ │ ├── _primary.dbs
│ │ ├── _primary.vhd
│ │ └── verilog.psm
│ ├── @c@l@k@s@o@u@r@c@e
│ │ ├── _primary.dat
│ │ ├── _primary.dbs
│ │ ├── _primary.vhd
│ │ └── verilog.psm
│ ├── counter
│ │ ├── _primary.dat
│ │ ├── _primary.dbs
│ │ ├── _primary.vhd
│ │ └── verilog.psm
│ ├── cpu
│ │ ├── _primary.dat
│ │ ├── _primary.dbs
│ │ ├── _primary.vhd
│ │ └── verilog.psm
│ ├── cputop
│ │ ├── _primary.dat
│ │ ├── _primary.dbs
│ │ ├── _primary.vhd
│ │ └── verilog.psm
│ ├── datactl
│ │ ├── _primary.dat
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│ │ └── verilog.psm
│ ├── _info
│ ├── irregister
│ │ ├── _primary.dat
│ │ ├── _primary.dbs
│ │ ├── _primary.vhd
│ │ └── verilog.psm
│ ├── machine
│ │ ├── _primary.dat
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│ │ └── verilog.psm
│ ├── machinectl
│ │ ├── _primary.dat
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│ ├── ram
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│ │ ├── _primary.dbs
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│ │ └── verilog.psm
│ ├── rom
│ │ ├── _primary.dat
│ │ ├── _primary.dbs
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│ │ └── verilog.psm
│ ├── _temp
│ └── _vmake
├── test1.dat
├── test1.pro
├── test2.dat
├── test2.pro
├── test3.dat
├── test3.pro
├── tmp1
└── vsim.wlf
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└── RISC_CPU工程
├── accum.bsf
├── accum.v
├── accum.v.bak
├── addr_decode.v
├── adr.bsf
├── adr.v
├── adr.v.bak
├── alu.bsf
├── alu.v
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├── CLKSOURCE.bsf
├── CLKSOURCE.v
├── CLKSOURCE.v.bak
├── counter.bsf
├── counter.v
├── cpu.asm.rpt
├── cpu.bsf
├── cpu.done
├── cpu.eda.rpt
├── cpu.fit.rpt
├── cpu.fit.smsg
├── cpu.fit.summary
├── cpu.flow.rpt
├── cpu.map.rpt
├── cpu.map.summary
├── cpu_nativelink_simulation.rpt
├── cpu.pin
├── cpu.pof
├── cpu.qpf
├── cpu.qsf
├── cpu.qws
├── cpu.sof
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├── cputop.v.bak
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