通用寄存器组设计(VHDL)

【实例简介】
按照题目要求设计一个通用寄存器组的逻辑，决定外部的端口（名称、有效电平）和内部各元件的连接，画出系统框图和逻辑图，设计仿真数据，用VHDL编程和仿真。 1．16位寄存器 功能要求：同步并行置数，异步复位（清零），三态输出，片选信号，读/写控制。 2．地址译码器 功能要求：3-8译码器。
【实例截图】
【核心代码】
4744300845185302413.rar
└── 通用寄存器组
├── db
│   ├── General_Register_Group.(0).cnf.cdb
│   ├── General_Register_Group.(0).cnf.hdb
│   ├── General_Register_Group.(1).cnf.cdb
│   ├── General_Register_Group.(1).cnf.hdb
│   ├── General_Register_Group.(2).cnf.cdb
│   ├── General_Register_Group.(2).cnf.hdb
│   ├── General_Register_Group.asm.qmsg
│   ├── General_Register_Group.cbx.xml
│   ├── General_Register_Group.cmp0.ddb
│   ├── General_Register_Group.cmp.bpm
│   ├── General_Register_Group.cmp.cdb
│   ├── General_Register_Group.cmp.ecobp
│   ├── General_Register_Group.cmp.hdb
│   ├── General_Register_Group.cmp.kpt
│   ├── General_Register_Group.cmp.logdb
│   ├── General_Register_Group.cmp_merge.kpt
│   ├── General_Register_Group.cmp.rdb
│   ├── General_Register_Group.cmp.tdb
│   ├── General_Register_Group.db_info
│   ├── General_Register_Group.eco.cdb
│   ├── General_Register_Group.eds_overflow
│   ├── General_Register_Group.fit.qmsg
│   ├── General_Register_Group.hier_info
│   ├── General_Register_Group.hif
│   ├── General_Register_Group.map_bb.cdb
│   ├── General_Register_Group.map_bb.hdb
│   ├── General_Register_Group.map_bb.hdbx
│   ├── General_Register_Group.map_bb.logdb
│   ├── General_Register_Group.map.bpm
│   ├── General_Register_Group.map.cdb
│   ├── General_Register_Group.map.ecobp
│   ├── General_Register_Group.map.hdb
│   ├── General_Register_Group.map.kpt
│   ├── General_Register_Group.map.logdb
│   ├── General_Register_Group.map.qmsg
│   ├── General_Register_Group.pre_map.cdb
│   ├── General_Register_Group.pre_map.hdb
│   ├── General_Register_Group.psp
│   ├── General_Register_Group.rtlv.hdb
│   ├── General_Register_Group.rtlv_sg.cdb
│   ├── General_Register_Group.rtlv_sg_swap.cdb
│   ├── General_Register_Group.sgdiff.cdb
│   ├── General_Register_Group.sgdiff.hdb
│   ├── General_Register_Group.sim.cvwf
│   ├── General_Register_Group.sim.hdb
│   ├── General_Register_Group.sim.qmsg
│   ├── General_Register_Group.sim.rdb
│   ├── General_Register_Group.sld_design_entry_dsc.sci
│   ├── General_Register_Group.sld_design_entry.sci
│   ├── General_Register_Group.syn_hier_info
│   ├── General_Register_Group.tan.qmsg
│   ├── General_Register_Group.tis_db_list.ddb
│   ├── General_Register_Group.tmw_info
│   ├── prev_cmp_General_Register_Group.asm.qmsg
│   ├── prev_cmp_General_Register_Group.fit.qmsg
│   ├── prev_cmp_General_Register_Group.map.qmsg
│   ├── prev_cmp_General_Register_Group.qmsg
│   ├── prev_cmp_General_Register_Group.sim.qmsg
│   ├── prev_cmp_General_Register_Group.tan.qmsg
│   └── wed.wsf
├── Decoder_3_8.vhd
├── General_Register_Group.asm.rpt
├── General_Register_Group.done
├── General_Register_Group.fit.rpt
├── General_Register_Group.fit.smsg
├── General_Register_Group.fit.summary
├── General_Register_Group.flow.rpt
├── General_Register_Group.map.rpt
├── General_Register_Group.map.summary
├── General_Register_Group.pin
├── General_Register_Group.pof
├── General_Register_Group.qpf
├── General_Register_Group.qsf
├── General_Register_Group.qws
├── General_Register_Group.sim.cvwf
├── General_Register_Group.sim.rpt
├── General_Register_Group.sof
├── General_Register_Group.tan.rpt
├── General_Register_Group.tan.summary
├── General_Register_Group.vhd
├── General_Register_Group.vwf
├── incremental_db
│   ├── compiled_partitions
│   │   ├── General_Register_Group.root_partition.cmp.atm
│   │   ├── General_Register_Group.root_partition.cmp.dfp
│   │   ├── General_Register_Group.root_partition.cmp.hdbx
│   │   ├── General_Register_Group.root_partition.cmp.kpt
│   │   ├── General_Register_Group.root_partition.cmp.logdb
│   │   ├── General_Register_Group.root_partition.cmp.rcf
│   │   ├── General_Register_Group.root_partition.map.atm
│   │   ├── General_Register_Group.root_partition.map.dpi
│   │   ├── General_Register_Group.root_partition.map.hdbx
│   │   └── General_Register_Group.root_partition.map.kpt
│   └── README
└── Register_16.vhd

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