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ADV7391的Virelog程序

一般编程问题

下载此实例
  • 开发语言:Others
  • 实例大小:0.17M
  • 下载次数:5
  • 浏览次数:141
  • 发布时间:2021-09-17
  • 实例类别:一般编程问题
  • 发 布 人:lzp9619876
  • 文件格式:.rar
  • 所需积分:2
 相关标签: ADV7391 Virelog 源码

实例介绍


【实例截图】:

原理图:

调试ADV7391的I2C口,Block design图



【核心代码】:vivado 2018.3

module I2C_7391
(
     input   wire       en_clk,             //27MHz
 //   input               reset_ok,
     input   wire       rst_n,
     output  wire       mreset,
     output  wire       SCL,
     inout   wire       SDA,
     output  wire   [2:0] cnt_o,
     output  wire       sda_r_out,
  output wire [7:0]  d_r_out,   
  output wire [23:0]  data_out,
     output   wire       led2
);

看一看波形图:

  

我原来程序由于副载波频率可能IIC有问题,干脆8c\8d\8e\8f四个同一次传,终于搞定。


输出
`timescale 1 ns / 1 ps
    module video_axi4 
    (
        input           rst_n,    
        output  [7:0]   en_d,
        output          en_vs,
        output          en_hs,
        input           en_clk,
        output [10:0]   colp,
        output [9:0]    rowp        
     );

reg [10:0] cols = 0; //0---1727
reg [9:0] row = 0;  //0---624

reg [7:0] data;          //8位数据
//                     y      cb     cr

很难找ADV7391的Verilog源码,我将此篇贡献于此,请下载看完整代码。 


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