Altera FPGA/CPLD基础篇设计光盘例程

【实例简介】
Altera FPGA/CPLD基础篇设计光盘例程
【实例截图】
【核心代码】
969978bc-58c3-4b7d-9973-d306954f171d
└── eetop.cn_Altera FPGA CPLD
├── Example-b3-1
│   ├── uart_regs
│   │   ├── core
│   │   │   ├── myfifo_10_bb.v
│   │   │   ├── myfifo_10.v
│   │   │   ├── myfifo_10_wave0.jpg
│   │   │   ├── myfifo_10_waveforms.html
│   │   │   ├── myfifo_8_bb.v
│   │   │   ├── myfifo_8.v
│   │   │   ├── myfifo_8_wave0.jpg
│   │   │   └── myfifo_8_waveforms.html
│   │   ├── dev
│   │   │   ├── chip_editor.acv
│   │   │   ├── cmp_state.ini
│   │   │   ├── db
│   │   │   │   ├── add_sub_1jh.tdf
│   │   │   │   ├── add_sub_dhh.tdf
│   │   │   │   ├── add_sub_ehh.tdf
│   │   │   │   ├── add_sub_fhh.tdf
│   │   │   │   ├── add_sub_ihh.tdf
│   │   │   │   ├── add_sub_rih.tdf
│   │   │   │   ├── a_dpfifo_09f1.tdf
│   │   │   │   ├── a_dpfifo_2r81.tdf
│   │   │   │   ├── a_dpfifo_4nl.tdf
│   │   │   │   ├── a_dpfifo_lh81.tdf
│   │   │   │   ├── a_dpfifo_n7f1.tdf
│   │   │   │   ├── a_dpfifo_pp81.tdf
│   │   │   │   ├── a_dpfifo_rll.tdf
│   │   │   │   ├── a_dpfifo_ui81.tdf
│   │   │   │   ├── a_fefifo_66f.tdf
│   │   │   │   ├── a_fefifo_qve.tdf
│   │   │   │   ├── altsyncram_4pl1.tdf
│   │   │   │   ├── altsyncram_6fs1.tdf
│   │   │   │   ├── altsyncram_81m1.tdf
│   │   │   │   ├── altsyncram_apb1.tdf
│   │   │   │   ├── altsyncram_gml1.tdf
│   │   │   │   ├── altsyncram_ics1.tdf
│   │   │   │   ├── altsyncram_kul1.tdf
│   │   │   │   ├── altsyncram_mmb1.tdf
│   │   │   │   ├── cntr_8l7.tdf
│   │   │   │   ├── cntr_skb.tdf
│   │   │   │   ├── cntr_tcb.tdf
│   │   │   │   ├── dpram_2h51.tdf
│   │   │   │   ├── dpram_47c1.tdf
│   │   │   │   ├── dpram_6p51.tdf
│   │   │   │   ├── dpram_81k.tdf
│   │   │   │   ├── dpram_h2k.tdf
│   │   │   │   ├── dpram_pf51.tdf
│   │   │   │   ├── dpram_r5c1.tdf
│   │   │   │   ├── dpram_tn51.tdf
│   │   │   │   ├── logic_util_heursitic.dat
│   │   │   │   ├── prev_cmp_uart_regs.qmsg
│   │   │   │   ├── scfifo_eaq.tdf
│   │   │   │   ├── scfifo_eb81.tdf
│   │   │   │   ├── scfifo_g1f1.tdf
│   │   │   │   ├── scfifo_ij81.tdf
│   │   │   │   ├── scfifo_nbq.tdf
│   │   │   │   ├── scfifo_nc81.tdf
│   │   │   │   ├── scfifo_p2f1.tdf
│   │   │   │   ├── scfifo_rk81.tdf
│   │   │   │   ├── uart_regs(0).cnf.cdb
│   │   │   │   ├── uart_regs.(0).cnf.cdb
│   │   │   │   ├── uart_regs(0).cnf.hdb
│   │   │   │   ├── uart_regs.(0).cnf.hdb
│   │   │   │   ├── uart_regs(10).cnf.cdb
│   │   │   │   ├── uart_regs.(10).cnf.cdb
│   │   │   │   ├── uart_regs(10).cnf.hdb
│   │   │   │   ├── uart_regs.(10).cnf.hdb
│   │   │   │   ├── uart_regs(11).cnf.cdb
│   │   │   │   ├── uart_regs.(11).cnf.cdb
│   │   │   │   ├── uart_regs(11).cnf.hdb
│   │   │   │   ├── uart_regs.(11).cnf.hdb
│   │   │   │   ├── uart_regs(12).cnf.cdb
│   │   │   │   ├── uart_regs.(12).cnf.cdb
│   │   │   │   ├── uart_regs(12).cnf.hdb
│   │   │   │   ├── uart_regs.(12).cnf.hdb
│   │   │   │   ├── uart_regs(13).cnf.cdb
│   │   │   │   ├── uart_regs.(13).cnf.cdb
│   │   │   │   ├── uart_regs(13).cnf.hdb
│   │   │   │   ├── uart_regs.(13).cnf.hdb
│   │   │   │   ├── uart_regs(14).cnf.cdb
│   │   │   │   ├── uart_regs.(14).cnf.cdb
│   │   │   │   ├── uart_regs(14).cnf.hdb
│   │   │   │   ├── uart_regs.(14).cnf.hdb
│   │   │   │   ├── uart_regs(15).cnf.cdb
│   │   │   │   ├── uart_regs.(15).cnf.cdb
│   │   │   │   ├── uart_regs(15).cnf.hdb
│   │   │   │   ├── uart_regs.(15).cnf.hdb
│   │   │   │   ├── uart_regs(16).cnf.cdb
│   │   │   │   ├── uart_regs.(16).cnf.cdb
│   │   │   │   ├── uart_regs(16).cnf.hdb
│   │   │   │   ├── uart_regs.(16).cnf.hdb
│   │   │   │   ├── uart_regs(17).cnf.cdb
│   │   │   │   ├── uart_regs.(17).cnf.cdb
│   │   │   │   ├── uart_regs(17).cnf.hdb
│   │   │   │   ├── uart_regs.(17).cnf.hdb
│   │   │   │   ├── uart_regs(1).cnf.cdb
│   │   │   │   ├── uart_regs.(1).cnf.cdb
│   │   │   │   ├── uart_regs(1).cnf.hdb
│   │   │   │   ├── uart_regs.(1).cnf.hdb
│   │   │   │   ├── uart_regs(2).cnf.cdb
│   │   │   │   ├── uart_regs.(2).cnf.cdb
│   │   │   │   ├── uart_regs(2).cnf.hdb
│   │   │   │   ├── uart_regs.(2).cnf.hdb
│   │   │   │   ├── uart_regs(3).cnf.cdb
│   │   │   │   ├── uart_regs.(3).cnf.cdb
│   │   │   │   ├── uart_regs(3).cnf.hdb
│   │   │   │   ├── uart_regs.(3).cnf.hdb
│   │   │   │   ├── uart_regs(4).cnf.cdb
│   │   │   │   ├── uart_regs.(4).cnf.cdb
│   │   │   │   ├── uart_regs(4).cnf.hdb
│   │   │   │   ├── uart_regs.(4).cnf.hdb
│   │   │   │   ├── uart_regs(5).cnf.cdb
│   │   │   │   ├── uart_regs.(5).cnf.cdb
│   │   │   │   ├── uart_regs(5).cnf.hdb
│   │   │   │   ├── uart_regs.(5).cnf.hdb
│   │   │   │   ├── uart_regs(6).cnf.cdb
│   │   │   │   ├── uart_regs.(6).cnf.cdb
│   │   │   │   ├── uart_regs(6).cnf.hdb
│   │   │   │   ├── uart_regs.(6).cnf.hdb
│   │   │   │   ├── uart_regs(7).cnf.cdb
│   │   │   │   ├── uart_regs.(7).cnf.cdb
│   │   │   │   ├── uart_regs(7).cnf.hdb
│   │   │   │   ├── uart_regs.(7).cnf.hdb
│   │   │   │   ├── uart_regs(8).cnf.cdb
│   │   │   │   ├── uart_regs.(8).cnf.cdb
│   │   │   │   ├── uart_regs(8).cnf.hdb
│   │   │   │   ├── uart_regs.(8).cnf.hdb
│   │   │   │   ├── uart_regs(9).cnf.cdb
│   │   │   │   ├── uart_regs.(9).cnf.cdb
│   │   │   │   ├── uart_regs(9).cnf.hdb
│   │   │   │   ├── uart_regs.(9).cnf.hdb
│   │   │   │   ├── uart_regs.amm.cdb
│   │   │   │   ├── uart_regs.asm.qmsg
│   │   │   │   ├── uart_regs.asm.rdb
│   │   │   │   ├── uart_regs.cbx.xml
│   │   │   │   ├── uart_regs.cmp0.ddb
│   │   │   │   ├── uart_regs.cmp1.ddb
│   │   │   │   ├── uart_regs.cmp.kpt
│   │   │   │   ├── uart_regs.cmp_merge.kpt
│   │   │   │   ├── uart_regs_cmp.qrpt
│   │   │   │   ├── uart_regs.cmp.rdb
│   │   │   │   ├── uart_regs.db_info
│   │   │   │   ├── uart_regs.fit.qmsg
│   │   │   │   ├── uart_regs.hier_info
│   │   │   │   ├── uart_regs_hier_info
│   │   │   │   ├── uart_regs.hif
│   │   │   │   ├── uart_regs.idb.cdb
│   │   │   │   ├── uart_regs.lpc.html
│   │   │   │   ├── uart_regs.lpc.rdb
│   │   │   │   ├── uart_regs.lpc.txt
│   │   │   │   ├── uart_regs.map_bb.cdb
│   │   │   │   ├── uart_regs.map_bb.hdb
│   │   │   │   ├── uart_regs.map_bb.logdb
│   │   │   │   ├── uart_regs.map.bpm
│   │   │   │   ├── uart_regs.map.cdb
│   │   │   │   ├── uart_regs.map.hdb
│   │   │   │   ├── uart_regs.map.kpt
│   │   │   │   ├── uart_regs.map.logdb
│   │   │   │   ├── uart_regs.map.qmsg
│   │   │   │   ├── uart_regs.pre_map.cdb
│   │   │   │   ├── uart_regs.pre_map.hdb
│   │   │   │   ├── uart_regs.rtlv.hdb
│   │   │   │   ├── uart_regs.rtlv_sg.cdb
│   │   │   │   ├── uart_regs.rtlv_sg_swap.cdb
│   │   │   │   ├── uart_regs.sgdiff.cdb
│   │   │   │   ├── uart_regs.sgdiff.hdb
│   │   │   │   ├── uart_regs_sim.qrpt
│   │   │   │   ├── uart_regs-sim.vwf
│   │   │   │   ├── uart_regs.sld_design_entry_dsc.sci
│   │   │   │   ├── uart_regs.sld_design_entry.sci
│   │   │   │   ├── uart_regs.smart_action.txt
│   │   │   │   ├── uart_regs.sta.qmsg
│   │   │   │   ├── uart_regs.sta.rdb
│   │   │   │   ├── uart_regs.syn_hier_info
│   │   │   │   ├── uart_regs_syn_hier_info
│   │   │   │   └── uart_regs.tis_db_list.ddb
│   │   │   ├── incremental_db
│   │   │   │   ├── compiled_partitions
│   │   │   │   │   ├── uart_regs.db_info
│   │   │   │   │   ├── uart_regs.root_partition.cmp.cbp
│   │   │   │   │   ├── uart_regs.root_partition.cmp.cdb
│   │   │   │   │   ├── uart_regs.root_partition.cmp.dfp
│   │   │   │   │   ├── uart_regs.root_partition.cmp.hdb
│   │   │   │   │   ├── uart_regs.root_partition.cmp.kpt
│   │   │   │   │   ├── uart_regs.root_partition.cmp.logdb
│   │   │   │   │   ├── uart_regs.root_partition.cmp.rcfdb
│   │   │   │   │   ├── uart_regs.root_partition.cmp.re.rcfdb
│   │   │   │   │   ├── uart_regs.root_partition.map.cbp
│   │   │   │   │   ├── uart_regs.root_partition.map.cdb
│   │   │   │   │   ├── uart_regs.root_partition.map.dpi
│   │   │   │   │   ├── uart_regs.root_partition.map.hdb
│   │   │   │   │   └── uart_regs.root_partition.map.kpt
│   │   │   │   └── README
│   │   │   ├── sim.cfg
│   │   │   ├── uart_regs.asm.rpt
│   │   │   ├── uart_regs_assignment_defaults.qdf
│   │   │   ├── uart_regs.done
│   │   │   ├── uart_regs.fit.eqn
│   │   │   ├── uart_regs.fit.rpt
│   │   │   ├── uart_regs.fit.smsg
│   │   │   ├── uart_regs.fit.summary
│   │   │   ├── uart_regs.fld
│   │   │   ├── uart_regs.flow.rpt
│   │   │   ├── uart_regs.map.eqn
│   │   │   ├── uart_regs.map.rpt
│   │   │   ├── uart_regs.map.summary
│   │   │   ├── uart_regs.pin
│   │   │   ├── uart_regs.pof
│   │   │   ├── uart_regs.qpf
│   │   │   ├── uart_regs.qsf
│   │   │   ├── uart_regs.qws
│   │   │   ├── uart_regs.rbf
│   │   │   ├── uart_regs.sdc
│   │   │   ├── uart_regs.sim.rpt
│   │   │   ├── uart_regs.sof
│   │   │   ├── uart_regs.sta.rpt
│   │   │   ├── uart_regs.sta.summary
│   │   │   ├── uart_regs.tan.rpt
│   │   │   └── uart_regs.tan.summary
│   │   ├── sim
│   │   │   └── funcsim
│   │   │   ├── uart_regs_h.vwf
│   │   │   └── uart_regs_pre.vwf
│   │   └── src
│   │   ├── sch
│   │   │   ├── lpm_mux0_bb.v
│   │   │   ├── lpm_mux0.bsf
│   │   │   ├── lpm_mux0.v
│   │   │   └── sch_exam.bdf
│   │   ├── seriesPort.v
│   │   ├── uart_defines.v
│   │   ├── uart_receiver.v
│   │   ├── uart_regs.v
│   │   └── uart_transmitter.v
│   └── 示例说明.doc
├── Example-b4-1
│   ├── Project
│   │   ├── Simulation
│   │   │   ├── altera_mf.v
│   │   │   ├── sim.do
│   │   │   └── wave.do
│   │   ├── TOP.qpf
│   │   └── TOP.qsf
│   ├── Solution
│   │   ├── DualPortRAM.bsf
│   │   ├── DualPortRAM.v
│   │   ├── Simulation
│   │   │   ├── altera_mf.v
│   │   │   ├── DualPortRAM.v
│   │   │   ├── sim.do
│   │   │   ├── TOP.v
│   │   │   ├── TOP.vt
│   │   │   └── wave.do
│   │   ├── TOP.bdf
│   │   ├── TOP.qpf
│   │   ├── TOP.qsf
│   │   ├── TOP.v
│   │   ├── TOP.vt
│   │   └── TOP.vwf
│   └── 示例说明.doc
├── Example-b4-2
│   ├── Project
│   │   └── Simulation
│   │   ├── 220model.v
│   │   ├── altera_mf.v
│   │   ├── sgate.v
│   │   ├── sim.do
│   │   └── wave.do
│   ├── Solution
│   │   ├── ENC_aot1151_enc8b10b.v
│   │   ├── ENC.bsf
│   │   ├── ENC.v
│   │   ├── IP_ENC
│   │   │   ├── ENC_aot1151_enc8b10b.ocp
│   │   │   ├── ENC_aot1151_enc8b10b.tcl
│   │   │   ├── ENC_aot1151_enc8b10b.v
│   │   │   ├── ENC_bb.v
│   │   │   ├── ENC.bsf
│   │   │   ├── ENC.cmp
│   │   │   ├── ENC.html
│   │   │   ├── ENC.inc
│   │   │   ├── ENC_inst.v
│   │   │   ├── ENC_run_modelsim_verilog
│   │   │   ├── ENC_run_modelsim_vhdl
│   │   │   ├── ENC_simfiles.vnc
│   │   │   ├── ENC_tb.v
│   │   │   ├── ENC.v
│   │   │   └── ENC.vo
│   │   ├── Simulation
│   │   │   ├── 220model.v
│   │   │   ├── altera_mf.v
│   │   │   ├── ENC_tb.v
│   │   │   ├── ENC.vo
│   │   │   ├── sgate.v
│   │   │   ├── sim.do
│   │   │   └── wave.do
│   │   ├── TOPIP.bdf
│   │   ├── TOPIP.qpf
│   │   └── TOPIP.qsf
│   └── 示例说明.doc
├── Example-b8-1
│   ├── Altera_lib_files
│   │   ├── 220model_87.vhd
│   │   ├── 220model.txt
│   │   ├── 220model.v
│   │   ├── 220model.vhd
│   │   ├── 220pack.vhd
│   │   ├── altera_mf_87.vhd
│   │   ├── altera_mf_components.vhd
│   │   ├── altera_mf.txt
│   │   ├── altera_mf.v
│   │   ├── altera_mf.vhd
│   │   ├── stratix_atoms.v
│   │   ├── stratix_atoms.vhd
│   │   └── stratix_components.vhd
│   ├── func_sim
│   │   ├── dpram8x32.v
│   │   ├── func_sim.cr.mti
│   │   ├── func_sim.mpf
│   │   ├── func_sim_wave.wlf
│   │   ├── pll_ram_tb.v
│   │   ├── pll_ram.v
│   │   ├── pllx2.v
│   │   ├── transcript
│   │   ├── vsim.wlf
│   │   ├── wave.bmp
│   │   ├── wave.do
│   │   └── work
│   │   ├── dpram8x32
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── _info
│   │   ├── pll_ram
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── pll_ram_tb
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   └── pllx2
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── pll_ram
│   │   ├── cmp_state.ini
│   │   ├── db
│   │   │   ├── altsyncram_7bc1.tdf
│   │   │   ├── pll_ram(0).cnf.cdb
│   │   │   ├── pll_ram(0).cnf.hdb
│   │   │   ├── pll_ram(1).cnf.cdb
│   │   │   ├── pll_ram(1).cnf.hdb
│   │   │   ├── pll_ram(2).cnf.cdb
│   │   │   ├── pll_ram(2).cnf.hdb
│   │   │   ├── pll_ram(3).cnf.cdb
│   │   │   ├── pll_ram(3).cnf.hdb
│   │   │   ├── pll_ram(4).cnf.cdb
│   │   │   ├── pll_ram(4).cnf.hdb
│   │   │   ├── pll_ram(5).cnf.cdb
│   │   │   ├── pll_ram(5).cnf.hdb
│   │   │   ├── pll_ram(6).cnf.cdb
│   │   │   ├── pll_ram(6).cnf.hdb
│   │   │   ├── pll_ram(7).cnf.cdb
│   │   │   ├── pll_ram(7).cnf.hdb
│   │   │   ├── pll_ram.asm.qmsg
│   │   │   ├── pll_ram.cmp.cdb
│   │   │   ├── pll_ram.cmp.ddb
│   │   │   ├── pll_ram.cmp.hdb
│   │   │   ├── pll_ram_cmp.qrpt
│   │   │   ├── pll_ram.cmp.rdb
│   │   │   ├── pll_ram.cmp.tdb
│   │   │   ├── pll_ram.csf.qmsg
│   │   │   ├── pll_ram.db_info
│   │   │   ├── pll_ram.eda.qmsg
│   │   │   ├── pll_ram.fit.qmsg
│   │   │   ├── pll_ram_hier_info
│   │   │   ├── pll_ram.hif
│   │   │   ├── pll_ram.icc
│   │   │   ├── pll_ram.map.cdb
│   │   │   ├── pll_ram.map.hdb
│   │   │   ├── pll_ram.map.qmsg
│   │   │   ├── pll_ram.pll_ram.sld_design_entry.sci
│   │   │   ├── pll_ram.pre_map.hdb
│   │   │   ├── pll_ram.project.hdb
│   │   │   ├── pll_ram.rtlv.hdb
│   │   │   ├── pll_ram.rtlv_sg.cdb
│   │   │   ├── pll_ram.rtlv_sg_swap.cdb
│   │   │   ├── pll_ram.sgdiff.cdb
│   │   │   ├── pll_ram.sgdiff.hdb
│   │   │   ├── pll_ram.signalprobe.cdb
│   │   │   ├── pll_ram_syn_hier_info
│   │   │   └── pll_ram.tan.qmsg
│   │   ├── dpram8x32.v
│   │   ├── pll_ram.asm.rpt
│   │   ├── pll_ram.done
│   │   ├── pll_ram.eda.rpt
│   │   ├── pll_ram.fit.eqn
│   │   ├── pll_ram.fit.rpt
│   │   ├── pll_ram.flow.rpt
│   │   ├── pll_ram.map.eqn
│   │   ├── pll_ram.map.rpt
│   │   ├── pll_ram.pin
│   │   ├── pll_ram.pof
│   │   ├── pll_ram.qpf
│   │   ├── pll_ram.qsf
│   │   ├── pll_ram.qws
│   │   ├── pll_ram.sof
│   │   ├── pll_ram.tan.rpt
│   │   ├── pll_ram.tan.summary
│   │   ├── pll_ram.v
│   │   ├── pllx2.v
│   │   └── simulation
│   │   └── modelsim
│   │   ├── pll_ram_modelsim.xrf
│   │   ├── pll_ram.vo
│   │   └── pll_ram_v.sdo
│   ├── source
│   │   ├── dpram8x32_bb.v
│   │   ├── dpram8x32.v
│   │   ├── dpram8x32_wave0.jpg
│   │   ├── dpram8x32_wave1.jpg
│   │   ├── dpram8x32_wave2.jpg
│   │   ├── dpram8x32_wave3.jpg
│   │   ├── dpram8x32_waveforms.html
│   │   ├── pll_ram_tb.v
│   │   ├── pll_ram.v
│   │   ├── pllx2_bb.v
│   │   ├── pllx2.v
│   │   └── post-simulation
│   │   └── modelsim
│   │   ├── pll_ram_modelsim.xrf
│   │   ├── pll_ram.vo
│   │   └── pll_ram_v.sdo
│   ├── timing_sim
│   │   ├── pll_ram_modelsim.xrf
│   │   ├── pll_ram_tb.v
│   │   ├── pll_ram.vo
│   │   ├── pll_ram_v.sdo
│   │   ├── timing_sim.cr.mti
│   │   ├── timing_sim.mpf
│   │   ├── transcript
│   │   └── work
│   │   ├── a_graycounter
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── alt3pram
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altaccumulate
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altcam
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altcdr_rx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altcdr_tx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altclklock
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altddio_bidir
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altddio_in
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altddio_out
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altdpram
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── @a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── alt_exc_dpram
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── alt_exc_upcore
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altfp_mult
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altlvds_rx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altlvds_tx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altmult_accum
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altmult_add
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altpll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altqpram
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altshift_taps
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altsqrt
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altsyncram
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── and1
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── and16
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── arm_m_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── arm_n_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── arm_scale_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── b17mux21
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── b5mux21
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── bmux21
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── carry
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── carry_sum
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── cascade
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── dcfifo
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── dcfifo_async
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── dcfifo_dffpipe
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── dcfifo_fefifo
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── dcfifo_sync
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── dffe
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── dffp
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── exp
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── global
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_asynch_io
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_asynch_lcell
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_crcblock
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_dll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_io
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_io_register
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_jtag
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_lcell
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_lcell_register
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_lvds_receiver
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_lvds_rx_parallel_register
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_lvds_transmitter
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_lvds_tx_out_block
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_lvds_tx_parallel_register
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_mac_mult
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_mac_mult_internal
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_mac_out
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_mac_out_internal
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_mac_register
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_ram_block
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_ram_clear
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_ram_internal
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_ram_register
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_rublock
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hssi_fifo
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hssi_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hssi_rx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hssi_tx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── _info
│   │   ├── io_buf_opdrn
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── io_buf_tri
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── latch
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lcell
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_abs
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_add_sub
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_and
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_bipad
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_bustri
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_clshift
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_compare
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_constant
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_counter
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_decode
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── @l@p@m_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_divide
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_ff
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_fifo
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_fifo_dc
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_fifo_dc_async
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_fifo_dc_dffpipe
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_fifo_dc_fefifo
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── @l@p@m_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_inpad
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_inv
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_latch
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_mult
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_mux
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_or
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_outpad
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_ram_dp
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_ram_dq
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_ram_io
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_rom
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_shiftreg
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_xor
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── m_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── @m@f_pll_reg
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── @m@f_ram7x20_syn
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── @m@f_stratixii_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── @m@f_stratix_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── mux21
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── mux41
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── n_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── nmux21
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── oper_add
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── oper_addsub
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── oper_bus_mux
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── oper_decoder
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── oper_div
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── oper_left_shift
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── oper_less_than
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── oper_mod
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── oper_mult
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── oper_mux
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── oper_right_shift
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── oper_rotate_left
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── oper_rotate_right
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── oper_selector
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── parallel_add
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── pll_ram
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── pll_ram_tb
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── pll_reg
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── @p@r@i@m_@d@f@f@e
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── scale_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── scfifo
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stratix_asynch_io
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stratix_asynch_lcell
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stratix_crcblock
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stratix_dll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stratixgx_dpa_lvds_rx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stratixii_lvds_rx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stratixii_tx_outclk
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stratix_io
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stratix_io_register
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stratix_jtag
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stratix_lcell
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stratix_lcell_register
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stratix_lvds_receiver
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stratix_lvds_rx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stratix_lvds_rx_parallel_register
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stratix_lvds_transmitter
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stratix_lvds_tx_out_block
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stratix_lvds_tx_parallel_register
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stratix_mac_mult
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stratix_mac_mult_internal
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stratix_mac_out
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stratix_mac_out_internal
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stratix_mac_register
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stratix_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stratix_ram_block
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stratix_ram_clear
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stratix_ram_internal
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stratix_ram_register
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stratix_rublock
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stx_m_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stx_n_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── stx_scale_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   └── tri_bus
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   └── 示例说明.doc
├── Example-b8-2
│   ├── Altera_lib_files
│   │   ├── 220model_87.vhd
│   │   ├── 220model.txt
│   │   ├── 220model.v
│   │   ├── 220model.vhd
│   │   ├── 220pack.vhd
│   │   ├── altera_mf_87.vhd
│   │   ├── altera_mf_components.vhd
│   │   ├── altera_mf.txt
│   │   ├── altera_mf.v
│   │   ├── altera_mf.vhd
│   │   ├── stratix_atoms.v
│   │   ├── stratix_atoms.vhd
│   │   └── stratix_components.vhd
│   ├── func_sim
│   │   ├── dpram8x32.v
│   │   ├── func_sim.cr.mti
│   │   ├── func_sim.mpf
│   │   ├── func_sim_wave.wlf
│   │   ├── pll_ram_tb.v
│   │   ├── pll_ram.v
│   │   ├── pllx2.v
│   │   ├── transcript
│   │   ├── vsim.wlf
│   │   ├── wave.bmp
│   │   ├── wave.do
│   │   └── work
│   │   ├── dpram8x32
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── _info
│   │   ├── pll_ram
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── pll_ram_tb
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   └── pllx2
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── pll_ram
│   │   ├── cmp_state.ini
│   │   ├── db
│   │   │   ├── altsyncram_7bc1.tdf
│   │   │   ├── pll_ram(0).cnf.cdb
│   │   │   ├── pll_ram(0).cnf.hdb
│   │   │   ├── pll_ram(1).cnf.cdb
│   │   │   ├── pll_ram(1).cnf.hdb
│   │   │   ├── pll_ram(2).cnf.cdb
│   │   │   ├── pll_ram(2).cnf.hdb
│   │   │   ├── pll_ram(3).cnf.cdb
│   │   │   ├── pll_ram(3).cnf.hdb
│   │   │   ├── pll_ram(4).cnf.cdb
│   │   │   ├── pll_ram(4).cnf.hdb
│   │   │   ├── pll_ram(5).cnf.cdb
│   │   │   ├── pll_ram(5).cnf.hdb
│   │   │   ├── pll_ram(6).cnf.cdb
│   │   │   ├── pll_ram(6).cnf.hdb
│   │   │   ├── pll_ram(7).cnf.cdb
│   │   │   ├── pll_ram(7).cnf.hdb
│   │   │   ├── pll_ram.asm.qmsg
│   │   │   ├── pll_ram.cmp.cdb
│   │   │   ├── pll_ram.cmp.ddb
│   │   │   ├── pll_ram.cmp.hdb
│   │   │   ├── pll_ram_cmp.qrpt
│   │   │   ├── pll_ram.cmp.rdb
│   │   │   ├── pll_ram.cmp.tdb
│   │   │   ├── pll_ram.csf.qmsg
│   │   │   ├── pll_ram.db_info
│   │   │   ├── pll_ram.eda.qmsg
│   │   │   ├── pll_ram.fit.qmsg
│   │   │   ├── pll_ram_hier_info
│   │   │   ├── pll_ram.hif
│   │   │   ├── pll_ram.icc
│   │   │   ├── pll_ram.map.cdb
│   │   │   ├── pll_ram.map.hdb
│   │   │   ├── pll_ram.map.qmsg
│   │   │   ├── pll_ram.pll_ram.sld_design_entry.sci
│   │   │   ├── pll_ram.pre_map.hdb
│   │   │   ├── pll_ram.project.hdb
│   │   │   ├── pll_ram.rtlv.hdb
│   │   │   ├── pll_ram.rtlv_sg.cdb
│   │   │   ├── pll_ram.rtlv_sg_swap.cdb
│   │   │   ├── pll_ram.sgdiff.cdb
│   │   │   ├── pll_ram.sgdiff.hdb
│   │   │   ├── pll_ram.signalprobe.cdb
│   │   │   ├── pll_ram_syn_hier_info
│   │   │   └── pll_ram.tan.qmsg
│   │   ├── dpram8x32.v
│   │   ├── pll_ram.asm.rpt
│   │   ├── pll_ram.done
│   │   ├── pll_ram.eda.rpt
│   │   ├── pll_ram.fit.eqn
│   │   ├── pll_ram.fit.rpt
│   │   ├── pll_ram.flow.rpt
│   │   ├── pll_ram.map.eqn
│   │   ├── pll_ram.map.rpt
│   │   ├── pll_ram.pin
│   │   ├── pll_ram.pof
│   │   ├── pll_ram.qpf
│   │   ├── pll_ram.qsf
│   │   ├── pll_ram.qws
│   │   ├── pll_ram.sof
│   │   ├── pll_ram.tan.rpt
│   │   ├── pll_ram.tan.summary
│   │   ├── pll_ram.v
│   │   ├── pllx2.v
│   │   └── simulation
│   │   └── modelsim
│   │   ├── pll_ram_modelsim.xrf
│   │   ├── pll_ram.vo
│   │   └── pll_ram_v.sdo
│   ├── source
│   │   ├── dpram8x32_bb.v
│   │   ├── dpram8x32.v
│   │   ├── dpram8x32_wave0.jpg
│   │   ├── dpram8x32_wave1.jpg
│   │   ├── dpram8x32_wave2.jpg
│   │   ├── dpram8x32_wave3.jpg
│   │   ├── dpram8x32_waveforms.html
│   │   ├── pll_ram_tb.v
│   │   ├── pll_ram.v
│   │   ├── pllx2_bb.v
│   │   ├── pllx2.v
│   │   └── post-simulation
│   │   └── modelsim
│   │   ├── pll_ram_modelsim.xrf
│   │   ├── pll_ram.vo
│   │   └── pll_ram_v.sdo
│   ├── timing_sim
│   │   └── work
│   │   ├── a_graycounter
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── alt3pram
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altaccumulate
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altcam
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altcdr_rx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altcdr_tx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altclklock
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altddio_bidir
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altddio_in
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altddio_out
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altdpram
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── @a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── alt_exc_dpram
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── alt_exc_upcore
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altfp_mult
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altlvds_rx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altlvds_tx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altmult_accum
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altmult_add
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altpll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altqpram
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altshift_taps
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altsqrt
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── altsyncram
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── and1
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── and16
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── arm_m_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── arm_n_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── arm_scale_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── b17mux21
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── b5mux21
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── bmux21
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── carry
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── carry_sum
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── cascade
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── dcfifo
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── dcfifo_async
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── dcfifo_dffpipe
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── dcfifo_fefifo
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── dcfifo_sync
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── dffe
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── dffp
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── exp
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── global
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_asynch_io
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_asynch_lcell
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_crcblock
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_dll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_io
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_io_register
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_jtag
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_lcell
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_lcell_register
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_lvds_receiver
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_lvds_rx_parallel_register
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_lvds_transmitter
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_lvds_tx_out_block
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_lvds_tx_parallel_register
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_mac_mult
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_mac_mult_internal
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_mac_out
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_mac_out_internal
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_mac_register
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_ram_block
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_ram_clear
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_ram_internal
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_ram_register
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hcstratix_rublock
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hssi_fifo
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hssi_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hssi_rx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── hssi_tx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── io_buf_opdrn
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── io_buf_tri
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── latch
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lcell
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_abs
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_add_sub
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_and
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_bipad
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_bustri
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_clshift
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_compare
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_constant
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_counter
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_decode
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── @l@p@m_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_divide
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_ff
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── lpm_fifo
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── @l@p@m_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── @m@f_pll_reg
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── @m@f_ram7x20_syn
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── @m@f_stratixii_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── @m@f_stratix_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   └── @p@r@i@m_@d@f@f@e
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   └── 示例说明.doc
├── Example-b8-3
│   ├── counter.do
│   ├── counter.v
│   ├── stimulus.do
│   ├── vsim.wlf
│   ├── work
│   │   ├── counter
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   └── _info
│   └── 示例说明.doc
├── Example-b8-4
│   ├── beh_sram.v
│   ├── gold_sim.do
│   ├── sec_sim.do
│   ├── sm_seq.v
│   ├── sm.v
│   ├── test_sm.v
│   └── 示例说明.doc
├── Example-b8-5
│   ├── demo_project
│   │   ├── counter.v
│   │   ├── myvcdfile.vcd
│   │   ├── tcounter.v
│   │   └── work
│   │   ├── counter
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.vhd
│   │   │   └── verilog.asm
│   │   ├── _info
│   │   └── test_counter
│   │   ├── _primary.dat
│   │   ├── _primary.vhd
│   │   └── verilog.asm
│   ├── Source
│   │   ├── counter.v
│   │   └── tcounter.v
│   └── 示例说明.doc
└── Example-b8-6
├── source
│   ├── mixed
│   │   ├── verilog
│   │   │   ├── mux21.v
│   │   │   ├── mux.vhd
│   │   │   ├── reg8.vhd
│   │   │   ├── rotate.vhd
│   │   │   └── top.v
│   │   └── vhdl
│   │   ├── mux21.vhd
│   │   ├── mux.v
│   │   ├── reg8.v
│   │   ├── rotate.v
│   │   └── top.vhd
│   ├── verilog
│   │   ├── ALU.V
│   │   └── HDL_DEMO.V
│   └── VHDL
│   ├── ALU.VHD
│   └── HDL_DEMO.VHD
├── Synplify_Pro
│   ├── ALU_Syn_2.prd
│   ├── ALU_Syn_2.prj
│   ├── ALU_Syn_demo.prd
│   ├── ALU_Syn_demo.prj
│   ├── ALU_Syn_demo.sdc
│   ├── Mix_src.prd
│   ├── Mix_src_vhdl.prd
│   ├── Mix_src_vhdl.prj
│   ├── Mix_src_vlog.prd
│   ├── Mix_src_vlog.prj
│   ├── MyWorkspace.prd
│   ├── MyWorkspace.prj
│   ├── rev_1
│   │   ├── ALU_cons.tcl
│   │   ├── ALU.fse
│   │   ├── ALU_rm.tcl
│   │   ├── ALU.srd
│   │   ├── ALU.srm
│   │   ├── ALU.srr
│   │   ├── ALU.srs
│   │   ├── ALU.sxr
│   │   ├── ALU.tcl
│   │   ├── ALU.tlg
│   │   ├── ALU.vqm
│   │   ├── ALU.xrf
│   │   ├── AutoConstraint_alu.sdc
│   │   ├── fsmviewer.fsm
│   │   ├── HDL_DEMO_cons.tcl
│   │   ├── HDL_DEMO.fse
│   │   ├── HDL_DEMO_rm.tcl
│   │   ├── HDL_DEMO.srd
│   │   ├── HDL_DEMO.srm
│   │   ├── HDL_DEMO.srr
│   │   ├── HDL_DEMO.srs
│   │   ├── HDL_DEMO.sxr
│   │   ├── HDL_DEMO.ta
│   │   ├── HDL_DEMO.taq
│   │   ├── HDL_DEMO_ta.srm
│   │   ├── HDL_DEMO.tcl
│   │   ├── HDL_DEMO.tlg
│   │   ├── HDL_DEMO.vqm
│   │   ├── HDL_DEMO.xrf
│   │   └── syntmp
│   │   ├── ALU.plg
│   │   └── HDL_DEMO.plg
│   ├── rev_2
│   │   ├── AutoConstraint_top.sdc
│   │   ├── layer0.tlg
│   │   ├── layer1.tlg
│   │   ├── layer2.tlg
│   │   ├── stderr.log
│   │   ├── stdout.log
│   │   ├── syntmp
│   │   │   └── top.plg
│   │   ├── top_cons.tcl
│   │   ├── top.fse
│   │   ├── top_rm.tcl
│   │   ├── top.srd
│   │   ├── top.srm
│   │   ├── top.srr
│   │   ├── top.srs
│   │   ├── top.sxr
│   │   ├── top.tcl
│   │   ├── top.vqm
│   │   └── top.xrf
│   ├── rev_3
│   │   ├── layer0.tlg
│   │   ├── layer1.tlg
│   │   ├── layer2.tlg
│   │   ├── stderr.log
│   │   ├── stdout.log
│   │   ├── syntmp
│   │   │   ├── mux.plg
│   │   │   ├── rotate.plg
│   │   │   ├── top1.plg
│   │   │   └── top.plg
│   │   ├── top1_cons.tcl
│   │   ├── top1.fse
│   │   ├── top1_rm.tcl
│   │   ├── top1.srd
│   │   ├── top1.srm
│   │   ├── top1.srr
│   │   ├── top1.srs
│   │   ├── top1.sxr
│   │   ├── top1.tcl
│   │   ├── top1.vqm
│   │   └── top1.xrf
│   └── source
│   ├── mixed
│   │   ├── verilog
│   │   │   ├── mux21.v
│   │   │   ├── mux.vhd
│   │   │   ├── reg8.vhd
│   │   │   ├── rotate.vhd
│   │   │   └── top.v
│   │   └── vhdl
│   │   ├── mux21.vhd
│   │   ├── mux.v
│   │   ├── reg8.v
│   │   ├── rotate.v
│   │   └── top.vhd
│   ├── verilog
│   │   ├── ALU.V
│   │   └── HDL_DEMO.V
│   └── VHDL
│   ├── ALU.VHD
│   └── HDL_DEMO.VHD
└── 示例说明.doc

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