数字滤波器的MATLAB与FPGA实现——杜勇(配套光盘)

【实例简介】
数字滤波器的MATLAB与FPGA实现——杜勇(配套光盘)，第二章到第9章内容 包括MATLAB代码和FPGA代码
【实例截图】
【核心代码】
d4c2ec3a-93b5-4269-8b3d-36501ec34972
├── 第七章
│   ├── E7_1_LMSSim.m
│   ├── E7_2
│   │   ├── E7_2_lms_mismatch_in.m
│   │   ├── E7_2_lms_mismatch_SigAnalysis.M
│   │   ├── E7_2_lms_mismatch_signalproduce.m
│   │   ├── E7_2_lms_mismatch_sim.m
│   │   └── MisMatch
│   │   ├── complexmult_bb.v
│   │   ├── complexmult.qip
│   │   ├── complexmult.v
│   │   ├── db
│   │   │   ├── MisMatch.db_info
│   │   │   ├── MisMatch.qns
│   │   │   ├── MisMatch.sas
│   │   │   └── MisMatch.sld_design_entry.sci
│   │   ├── greybox_tmp
│   │   │   └── cbx_args.txt
│   │   ├── incremental_db
│   │   │   ├── compiled_partitions
│   │   │   │   ├── MisMatch.db_info
│   │   │   │   ├── MisMatch.root_partition.cmp.ammdb
│   │   │   │   ├── MisMatch.root_partition.cmp.cdb
│   │   │   │   ├── MisMatch.root_partition.cmp.dfp
│   │   │   │   ├── MisMatch.root_partition.cmp.hdb
│   │   │   │   ├── MisMatch.root_partition.cmp.kpt
│   │   │   │   ├── MisMatch.root_partition.cmp.rcfdb
│   │   │   │   ├── MisMatch.root_partition.map.cdb
│   │   │   │   ├── MisMatch.root_partition.map.dpi
│   │   │   │   ├── MisMatch.root_partition.map.hbdb.cdb
│   │   │   │   ├── MisMatch.root_partition.map.hbdb.hb_info
│   │   │   │   ├── MisMatch.root_partition.map.hbdb.hdb
│   │   │   │   ├── MisMatch.root_partition.map.hbdb.sig
│   │   │   │   ├── MisMatch.root_partition.map.hdb
│   │   │   │   └── MisMatch.root_partition.map.kpt
│   │   │   └── README
│   │   ├── MisMatch.jdi
│   │   ├── MisMatch_nativelink_simulation.rpt
│   │   ├── MisMatch.qpf
│   │   ├── MisMatch.qsf
│   │   ├── MisMatch.qws
│   │   ├── MisMatch.sdc
│   │   ├── simulation
│   │   │   └── modelsim
│   │   │   ├── E7_2_ri_in.txt
│   │   │   ├── E7_2_rr_in.txt
│   │   │   ├── E7_2_xi_in.txt
│   │   │   ├── E7_2_xr_in.txt
│   │   │   ├── MisMatch_8_1200mv_0c_slow.vo
│   │   │   ├── MisMatch_8_1200mv_0c_v_slow.sdo
│   │   │   ├── MisMatch_8_1200mv_85c_slow.vo
│   │   │   ├── MisMatch_8_1200mv_85c_v_slow.sdo
│   │   │   ├── MisMatch_min_1200mv_0c_fast.vo
│   │   │   ├── MisMatch_min_1200mv_0c_v_fast.sdo
│   │   │   ├── MisMatch_modelsim.xrf
│   │   │   ├── MisMatch_run_msim_rtl_verilog.do
│   │   │   ├── MisMatch_run_msim_rtl_verilog.do.bak
│   │   │   ├── MisMatch_run_msim_rtl_verilog.do.bak1
│   │   │   ├── MisMatch_run_msim_rtl_verilog.do.bak10
│   │   │   ├── MisMatch_run_msim_rtl_verilog.do.bak11
│   │   │   ├── MisMatch_run_msim_rtl_verilog.do.bak2
│   │   │   ├── MisMatch_run_msim_rtl_verilog.do.bak3
│   │   │   ├── MisMatch_run_msim_rtl_verilog.do.bak4
│   │   │   ├── MisMatch_run_msim_rtl_verilog.do.bak5
│   │   │   ├── MisMatch_run_msim_rtl_verilog.do.bak6
│   │   │   ├── MisMatch_run_msim_rtl_verilog.do.bak7
│   │   │   ├── MisMatch_run_msim_rtl_verilog.do.bak8
│   │   │   ├── MisMatch_run_msim_rtl_verilog.do.bak9
│   │   │   ├── MisMatch.sft
│   │   │   ├── MisMatch.vo
│   │   │   ├── MisMatch_v.sdo
│   │   │   ├── MisMatch.vt
│   │   │   ├── MisMatch.vt.bak
│   │   │   ├── modelsim.ini
│   │   │   ├── msim_transcript
│   │   │   ├── rtl_work
│   │   │   │   ├── complexmult
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── complexmult_altmult_complex_8np
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── _info
│   │   │   │   ├── @mis@match
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── @mis@match_vlg_tst
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   └── _vmake
│   │   │   └── vsim.wlf
│   │   └── source
│   │   ├── complexmult.qip
│   │   ├── greybox_tmp
│   │   │   └── cbx_args.txt
│   │   ├── MisMatch.v
│   │   ├── MisMatch.v.bak
│   │   └── 复件 MisMatch.v
│   ├── E7_3
│   │   ├── E7_3_e_out.txt
│   │   ├── E7_3_EqualizerSigAnalysis.m
│   │   ├── E7_3_EqualizerSigProduce.m
│   │   ├── E7_3_EqualizerSim.m
│   │   ├── E7_3_r_in.txt
│   │   ├── E7_3_x_in.txt
│   │   └── Equalizer
│   │   ├── db
│   │   │   ├── Equalizer.db_info
│   │   │   ├── Equalizer.qns
│   │   │   ├── Equalizer.sas
│   │   │   └── Equalizer.sld_design_entry.sci
│   │   ├── Equalizer.jdi
│   │   ├── Equalizer_nativelink_simulation.rpt
│   │   ├── Equalizer.qpf
│   │   ├── Equalizer.qsf
│   │   ├── Equalizer.qws
│   │   ├── Equalizer.sdc
│   │   ├── greybox_tmp
│   │   │   └── cbx_args.txt
│   │   ├── incremental_db
│   │   │   ├── compiled_partitions
│   │   │   │   ├── Equalizer.db_info
│   │   │   │   ├── Equalizer.root_partition.cmp.ammdb
│   │   │   │   ├── Equalizer.root_partition.cmp.cdb
│   │   │   │   ├── Equalizer.root_partition.cmp.dfp
│   │   │   │   ├── Equalizer.root_partition.cmp.hdb
│   │   │   │   ├── Equalizer.root_partition.cmp.kpt
│   │   │   │   ├── Equalizer.root_partition.cmp.rcfdb
│   │   │   │   ├── Equalizer.root_partition.map.cdb
│   │   │   │   ├── Equalizer.root_partition.map.dpi
│   │   │   │   ├── Equalizer.root_partition.map.hbdb.cdb
│   │   │   │   ├── Equalizer.root_partition.map.hbdb.hb_info
│   │   │   │   ├── Equalizer.root_partition.map.hbdb.hdb
│   │   │   │   ├── Equalizer.root_partition.map.hbdb.sig
│   │   │   │   ├── Equalizer.root_partition.map.hdb
│   │   │   │   └── Equalizer.root_partition.map.kpt
│   │   │   └── README
│   │   ├── mult_bb.v
│   │   ├── mult.qip
│   │   ├── mult.v
│   │   ├── simulation
│   │   │   └── modelsim
│   │   │   ├── E7_3_Error_out.txt
│   │   │   ├── E7_3_r_in.txt
│   │   │   ├── E7_3_x_in.txt
│   │   │   ├── Equalizer_8_1200mv_0c_slow.vo
│   │   │   ├── Equalizer_8_1200mv_0c_v_slow.sdo
│   │   │   ├── Equalizer_8_1200mv_85c_slow.vo
│   │   │   ├── Equalizer_8_1200mv_85c_v_slow.sdo
│   │   │   ├── Equalizer_min_1200mv_0c_fast.vo
│   │   │   ├── Equalizer_min_1200mv_0c_v_fast.sdo
│   │   │   ├── Equalizer_modelsim.xrf
│   │   │   ├── Equalizer_run_msim_rtl_verilog.do
│   │   │   ├── Equalizer_run_msim_rtl_verilog.do.bak
│   │   │   ├── Equalizer_run_msim_rtl_verilog.do.bak1
│   │   │   ├── Equalizer_run_msim_rtl_verilog.do.bak10
│   │   │   ├── Equalizer_run_msim_rtl_verilog.do.bak11
│   │   │   ├── Equalizer_run_msim_rtl_verilog.do.bak2
│   │   │   ├── Equalizer_run_msim_rtl_verilog.do.bak3
│   │   │   ├── Equalizer_run_msim_rtl_verilog.do.bak4
│   │   │   ├── Equalizer_run_msim_rtl_verilog.do.bak5
│   │   │   ├── Equalizer_run_msim_rtl_verilog.do.bak6
│   │   │   ├── Equalizer_run_msim_rtl_verilog.do.bak7
│   │   │   ├── Equalizer_run_msim_rtl_verilog.do.bak8
│   │   │   ├── Equalizer_run_msim_rtl_verilog.do.bak9
│   │   │   ├── Equalizer.sft
│   │   │   ├── Equalizer.vht.bak
│   │   │   ├── Equalizer.vo
│   │   │   ├── Equalizer_v.sdo
│   │   │   ├── Equalizer.vt
│   │   │   ├── Equalizer.vt.bak
│   │   │   ├── modelsim.ini
│   │   │   ├── msim_transcript
│   │   │   ├── rtl_work
│   │   │   │   ├── @equalizer
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── @equalizer_vlg_tst
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── _info
│   │   │   │   ├── mult
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   └── _vmake
│   │   │   └── vsim.wlf
│   │   └── source
│   │   ├── Equalizer.v
│   │   ├── Equalizer.v.bak
│   │   ├── greybox_tmp
│   │   │   └── cbx_args.txt
│   │   └── mult.qip
│   ├── E7_4
│   │   ├── Antenna
│   │   │   ├── Antenna.jdi
│   │   │   ├── Antenna_nativelink_simulation.rpt
│   │   │   ├── Antenna.qpf
│   │   │   ├── Antenna.qsf
│   │   │   ├── Antenna.qws
│   │   │   ├── Antenna.sdc
│   │   │   ├── complexmult_bb.v
│   │   │   ├── complexmult.qip
│   │   │   ├── complexmult.v
│   │   │   ├── db
│   │   │   │   ├── Antenna.db_info
│   │   │   │   ├── Antenna.qns
│   │   │   │   ├── Antenna.sas
│   │   │   │   └── Antenna.sld_design_entry.sci
│   │   │   ├── greybox_tmp
│   │   │   │   └── cbx_args.txt
│   │   │   ├── incremental_db
│   │   │   │   ├── compiled_partitions
│   │   │   │   │   ├── Antenna.db_info
│   │   │   │   │   ├── Antenna.root_partition.cmp.ammdb
│   │   │   │   │   ├── Antenna.root_partition.cmp.cdb
│   │   │   │   │   ├── Antenna.root_partition.cmp.dfp
│   │   │   │   │   ├── Antenna.root_partition.cmp.hdb
│   │   │   │   │   ├── Antenna.root_partition.cmp.kpt
│   │   │   │   │   ├── Antenna.root_partition.cmp.rcfdb
│   │   │   │   │   ├── Antenna.root_partition.map.cdb
│   │   │   │   │   ├── Antenna.root_partition.map.dpi
│   │   │   │   │   ├── Antenna.root_partition.map.hbdb.cdb
│   │   │   │   │   ├── Antenna.root_partition.map.hbdb.hb_info
│   │   │   │   │   ├── Antenna.root_partition.map.hbdb.hdb
│   │   │   │   │   ├── Antenna.root_partition.map.hbdb.sig
│   │   │   │   │   ├── Antenna.root_partition.map.hdb
│   │   │   │   │   └── Antenna.root_partition.map.kpt
│   │   │   │   └── README
│   │   │   ├── simulation
│   │   │   │   └── modelsim
│   │   │   │   ├── Antenna_8_1200mv_0c_slow.vo
│   │   │   │   ├── Antenna_8_1200mv_0c_v_slow.sdo
│   │   │   │   ├── Antenna_8_1200mv_85c_slow.vo
│   │   │   │   ├── Antenna_8_1200mv_85c_v_slow.sdo
│   │   │   │   ├── Antenna_min_1200mv_0c_fast.vo
│   │   │   │   ├── Antenna_min_1200mv_0c_v_fast.sdo
│   │   │   │   ├── Antenna_modelsim.xrf
│   │   │   │   ├── Antenna_run_msim_rtl_verilog.do
│   │   │   │   ├── Antenna_run_msim_rtl_verilog.do.bak
│   │   │   │   ├── Antenna_run_msim_rtl_verilog.do.bak1
│   │   │   │   ├── Antenna_run_msim_rtl_verilog.do.bak10
│   │   │   │   ├── Antenna_run_msim_rtl_verilog.do.bak11
│   │   │   │   ├── Antenna_run_msim_rtl_verilog.do.bak2
│   │   │   │   ├── Antenna_run_msim_rtl_verilog.do.bak3
│   │   │   │   ├── Antenna_run_msim_rtl_verilog.do.bak4
│   │   │   │   ├── Antenna_run_msim_rtl_verilog.do.bak5
│   │   │   │   ├── Antenna_run_msim_rtl_verilog.do.bak6
│   │   │   │   ├── Antenna_run_msim_rtl_verilog.do.bak7
│   │   │   │   ├── Antenna_run_msim_rtl_verilog.do.bak8
│   │   │   │   ├── Antenna_run_msim_rtl_verilog.do.bak9
│   │   │   │   ├── Antenna.sft
│   │   │   │   ├── Antenna.vo
│   │   │   │   ├── Antenna_v.sdo
│   │   │   │   ├── Antenna.vt
│   │   │   │   ├── Antenna.vt.bak
│   │   │   │   ├── E7_4_eri_out.txt
│   │   │   │   ├── E7_4_err_out.txt
│   │   │   │   ├── E7_4_ri_in.txt
│   │   │   │   ├── E7_4_rr_in.txt
│   │   │   │   ├── E7_4_w1i_out.txt
│   │   │   │   ├── E7_4_w1r_out.txt
│   │   │   │   ├── E7_4_w2i_out.txt
│   │   │   │   ├── E7_4_w2r_out.txt
│   │   │   │   ├── E7_4_w3i_out.txt
│   │   │   │   ├── E7_4_w3r_out.txt
│   │   │   │   ├── E7_4_w4i_out.txt
│   │   │   │   ├── E7_4_w4r_out.txt
│   │   │   │   ├── E7_4_x1i_in.txt
│   │   │   │   ├── E7_4_x1r_in.txt
│   │   │   │   ├── E7_4_x2i_in.txt
│   │   │   │   ├── E7_4_x2r_in.txt
│   │   │   │   ├── E7_4_x3i_in.txt
│   │   │   │   ├── E7_4_x3r_in.txt
│   │   │   │   ├── E7_4_x4i_in.txt
│   │   │   │   ├── E7_4_x4r_in.txt
│   │   │   │   ├── modelsim.ini
│   │   │   │   ├── msim_transcript
│   │   │   │   └── rtl_work
│   │   │   │   ├── @antenna
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── @antenna_vlg_tst
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── complexmult
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── complexmult_altmult_complex_8np
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── _info
│   │   │   │   └── _vmake
│   │   │   └── source
│   │   │   ├── Antenna.v
│   │   │   ├── Antenna.v.bak
│   │   │   ├── complexmult.qip
│   │   │   └── greybox_tmp
│   │   │   └── cbx_args.txt
│   │   ├── E7_4_AntennaSigAnalysis.M
│   │   ├── E7_4_AntennaSigProduce.m
│   │   └── E7_4_AntennaSim.m
│   └── E7_5
│   ├── din_rand.txt
│   ├── din_sin.txt
│   ├── E7_5_NotchFilter.m
│   └── NotchFilter
│   ├── incremental_db
│   │   ├── compiled_partitions
│   │   │   ├── NotchFilter.autoh_e40e1.map.cdb
│   │   │   ├── NotchFilter.autoh_e40e1.map.dpi
│   │   │   ├── NotchFilter.autoh_e40e1.map.hdb
│   │   │   ├── NotchFilter.autoh_e40e1.map.kpt
│   │   │   ├── NotchFilter.db_info
│   │   │   ├── NotchFilter.nabbo_fd801.map.cdb
│   │   │   ├── NotchFilter.nabbo_fd801.map.dpi
│   │   │   ├── NotchFilter.nabbo_fd801.map.hdb
│   │   │   ├── NotchFilter.nabbo_fd801.map.kpt
│   │   │   ├── NotchFilter.root_partition.cmp.ammdb
│   │   │   ├── NotchFilter.root_partition.cmp.cdb
│   │   │   ├── NotchFilter.root_partition.cmp.dfp
│   │   │   ├── NotchFilter.root_partition.cmp.hdb
│   │   │   ├── NotchFilter.root_partition.cmp.kpt
│   │   │   ├── NotchFilter.root_partition.cmp.rcfdb
│   │   │   ├── NotchFilter.root_partition.map.cdb
│   │   │   ├── NotchFilter.root_partition.map.dpi
│   │   │   ├── NotchFilter.root_partition.map.hbdb.cdb
│   │   │   ├── NotchFilter.root_partition.map.hbdb.hb_info
│   │   │   ├── NotchFilter.root_partition.map.hbdb.hdb
│   │   │   ├── NotchFilter.root_partition.map.hbdb.sig
│   │   │   ├── NotchFilter.root_partition.map.hdb
│   │   │   └── NotchFilter.root_partition.map.kpt
│   │   └── README
│   ├── mult_bb.v
│   ├── mult.qip
│   ├── mult.v
│   ├── nco10_bb.v
│   ├── nco10.bsf
│   ├── nco10_cos_c.hex
│   ├── nco10_cos_f.hex
│   ├── nco10.html
│   ├── nco10_model.m
│   ├── nco10_nativelink.tcl
│   ├── nco10.qip
│   ├── nco10_sin_c.hex
│   ├── nco10_sin_f.hex
│   ├── nco10_st.inc
│   ├── nco10_st.v
│   ├── nco10_tb.m
│   ├── nco10_tb.v
│   ├── nco10_tb.vhd
│   ├── nco10.v
│   ├── nco10.vec
│   ├── nco10_vho_msim.tcl
│   ├── nco10.vo
│   ├── nco10_vo_msim.tcl
│   ├── nco10_wave.do
│   ├── nco50_bb.v
│   ├── nco50.bsf
│   ├── nco50_cos_c.hex
│   ├── nco50_cos_f.hex
│   ├── nco50.html
│   ├── nco50_model.m
│   ├── nco50_nativelink.tcl
│   ├── nco50.qip
│   ├── nco50_sin_c.hex
│   ├── nco50_sin_f.hex
│   ├── nco50_st.inc
│   ├── nco50_st.v
│   ├── nco50_tb.m
│   ├── nco50_tb.v
│   ├── nco50_tb.vhd
│   ├── nco50.v
│   ├── nco50.v.bak
│   ├── nco50.vec
│   ├── nco50_vho_msim.tcl
│   ├── nco50.vo
│   ├── nco50_vo_msim.tcl
│   ├── nco50_wave.do
│   ├── nco-library
│   │   ├── asj_altqmcash.ocp
│   │   ├── asj_altqmcash.v
│   │   ├── asj_altqmcpipe.ocp
│   │   ├── asj_altqmcpipe_rst.v
│   │   ├── asj_altqmcpipe.v
│   │   ├── asj_altq.ocp
│   │   ├── asj_altq.v
│   │   ├── asj_crd.v
│   │   ├── asj_crs.v
│   │   ├── asj_dxx_g.v
│   │   ├── asj_dxx.v
│   │   ├── asj_gal.v
│   │   ├── asj_gam_dp.v
│   │   ├── asj_gam.v
│   │   ├── asj_gar.v
│   │   ├── asj_nco_apr_dxx.v
│   │   ├── asj_nco_aprid_dxx.v
│   │   ├── asj_nco_as_m_cen.v
│   │   ├── asj_nco_as_m_dp_cen.v
│   │   ├── asj_nco_as_m_dp.v
│   │   ├── asj_nco_as_m.v
│   │   ├── asj_nco_d1gam.v
│   │   ├── asj_nco_derot.v
│   │   ├── asj_nco_fxx.v
│   │   ├── asj_nco_isdr_mc.v
│   │   ├── asj_nco_isdr_throughput2.v
│   │   ├── asj_nco_isdr.v
│   │   ├── asj_nco_lp_m.v
│   │   ├── asj_nco_madx_cen.v
│   │   ├── asj_nco_madx.v
│   │   ├── asj_nco_mady_cen.v
│   │   ├── asj_nco_mady.v
│   │   ├── asj_nco_mcin.v
│   │   ├── asj_nco_mciosel.v
│   │   ├── asj_nco_mcout.v
│   │   ├── asj_nco_mob_rw.v
│   │   ├── asj_nco_mob_sw.v
│   │   ├── asj_nco_mob_w.v
│   │   ├── asj_nco_m.v
│   │   ├── asj_nco_pmd2gam.v
│   │   ├── asj_nco_pmd2.v
│   │   ├── asj_nco_pxx.v
│   │   ├── asj_xnqg.v
│   │   ├── auk_dspip_avalon_streaming_block_sink_fftfprvs.vhd
│   │   ├── auk_dspip_avalon_streaming_block_sink.vhd
│   │   ├── auk_dspip_avalon_streaming_block_source.vhd
│   │   ├── auk_dspip_avalon_streaming_controller_pe.vhd
│   │   ├── auk_dspip_avalon_streaming_controller.vhd
│   │   ├── auk_dspip_avalon_streaming_sink.vhd
│   │   ├── auk_dspip_avalon_streaming_source.vhd
│   │   ├── auk_dspip_delay.vhd
│   │   ├── auk_dspip_lib_pkg.vhd
│   │   ├── auk_dspip_math_pkg.vhd
│   │   ├── auk_dspip_text_pkg.vhd
│   │   ├── cord_2c.v
│   │   ├── cord_acc_ena.v
│   │   ├── cord_en.v
│   │   ├── cord_fs.v
│   │   ├── cordic_10_m.v
│   │   ├── cordic_11_m.v
│   │   ├── cordic_12_m.v
│   │   ├── cordic_13_m.v
│   │   ├── cordic_14_m.v
│   │   ├── cordic_15_m.v
│   │   ├── cordic_16_m.v
│   │   ├── cordic_17_m.v
│   │   ├── cordic_18_m.v
│   │   ├── cordic_19_m.v
│   │   ├── cordic_20_m.v
│   │   ├── cordic_21_m.v
│   │   ├── cordic_22_m.v
│   │   ├── cordic_23_m.v
│   │   ├── cordic_24_m.v
│   │   ├── cordic_25_m.v
│   │   ├── cordic_26_m.v
│   │   ├── cordic_27_m.v
│   │   ├── cordic_28_m.v
│   │   ├── cordic_29_m.v
│   │   ├── cordic_30_m.v
│   │   ├── cordic_31_m.v
│   │   ├── cordic_32_m.v
│   │   ├── cordic_3_m.v
│   │   ├── cordic_4_m.v
│   │   ├── cordic_5_m.v
│   │   ├── cordic_6_m.v
│   │   ├── cordic_7_m.v
│   │   ├── cordic_8_m.v
│   │   ├── cordic_9_m.v
│   │   ├── cordic_axor_0p_lpm.v
│   │   ├── cordic_axor_1p_lpm.v
│   │   ├── cordic_axor_2p_lpm.v
│   │   ├── cordic_axor_ser.v
│   │   ├── cordic_cnt_sig.v
│   │   ├── cordic_cnt.v
│   │   ├── cordic_reg_ser.v
│   │   ├── cordic_sxor_0p_lpm.v
│   │   ├── cordic_sxor_1p_lpm.v
│   │   ├── cordic_sxor_2p_lpm.v
│   │   ├── cordic_sxor_ser.v
│   │   ├── cordic_zxor_0p_lpm.v
│   │   ├── cordic_zxor_1p_lpm.v
│   │   ├── cordic_zxor_2p_lpm.v
│   │   ├── cordic_zxor_ser.v
│   │   ├── cord_init_pm.v
│   │   ├── cord_init_ser_pm.v
│   │   ├── cord_init_ser.v
│   │   ├── cord_init.v
│   │   ├── cord_lut_1p.v
│   │   ├── cord_lut.v
│   │   ├── cord_rot_dual.v
│   │   ├── cord_rot_sgl.v
│   │   ├── cord_seg_sel.v
│   │   ├── dop_reg.v
│   │   ├── freq_sel_st.v
│   │   ├── las.v
│   │   ├── lmsd.v
│   │   ├── lms.v
│   │   ├── mac_i_lpmd.v
│   │   ├── mac_i_lpm.v
│   │   ├── m_output_blk_reg.v
│   │   ├── m_output_blk_rw.v
│   │   ├── m_output_blk_w.v
│   │   ├── segment_arr_tdl.v
│   │   ├── segment_sel_sgl.v
│   │   ├── segment_sel.v
│   │   ├── sid_2c_1p.v
│   │   └── sop_reg.v
│   ├── NotchFilter.jdi
│   ├── NotchFilter_nativelink_simulation.rpt
│   ├── NotchFilter.qpf
│   ├── NotchFilter.qsf
│   ├── NotchFilter.qws
│   ├── NotchFilter.sdc
│   ├── simulation
│   │   └── modelsim
│   │   ├── din_rand.txt
│   │   ├── din_sin.txt
│   │   ├── modelsim.ini
│   │   ├── msim_transcript
│   │   ├── nco50_cos_f.hex
│   │   ├── nco50_cos_f.ver
│   │   ├── nco50_sin_c.hex
│   │   ├── nco50_sin_c.ver
│   │   ├── nco50_sin_f.hex
│   │   ├── nco50_sin_f.ver
│   │   ├── NotchFilter_run_msim_rtl_verilog.do
│   │   ├── NotchFilter_run_msim_rtl_verilog.do.bak
│   │   ├── NotchFilter_run_msim_rtl_verilog.do.bak1
│   │   ├── NotchFilter_run_msim_rtl_verilog.do.bak2
│   │   ├── NotchFilter_run_msim_rtl_verilog.do.bak3
│   │   ├── NotchFilter_run_msim_rtl_verilog.do.bak4
│   │   ├── NotchFilter_run_msim_rtl_verilog.do.bak5
│   │   ├── NotchFilter_run_msim_rtl_verilog.do.bak6
│   │   ├── NotchFilter_run_msim_rtl_verilog.do.bak7
│   │   ├── NotchFilter_run_msim_rtl_verilog.do.bak8
│   │   ├── NotchFilter_run_msim_rtl_verilog.do.bak9
│   │   ├── NotchFilter.vt
│   │   ├── NotchFilter.vt.bak
│   │   ├── rtl_work
│   │   │   ├── _info
│   │   │   ├── mult
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── nco50
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── @notch@filter
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── @notch@filter_vlg_tst
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   └── _vmake
│   │   └── vsim.wlf
│   └── source
│   ├── NotchFilter.v
│   └── NotchFilter.v.bak
├── 第三章
│   ├── E3_1
│   │   ├── incremental_db
│   │   │   ├── compiled_partitions
│   │   │   │   └── SymbExam.db_info
│   │   │   └── README
│   │   ├── simulation
│   │   │   └── modelsim
│   │   │   ├── modelsim.ini
│   │   │   ├── msim_transcript
│   │   │   ├── rtl_work
│   │   │   │   ├── _info
│   │   │   │   ├── @symb@exam
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── @symb@exam_vlg_tst
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   └── _vmake
│   │   │   ├── SymbExam_8_1200mv_0c_slow.vo
│   │   │   ├── SymbExam_8_1200mv_0c_v_slow.sdo
│   │   │   ├── SymbExam_8_1200mv_85c_slow.vo
│   │   │   ├── SymbExam_8_1200mv_85c_v_slow.sdo
│   │   │   ├── SymbExam_min_1200mv_0c_fast.vo
│   │   │   ├── SymbExam_min_1200mv_0c_v_fast.sdo
│   │   │   ├── SymbExam_modelsim.xrf
│   │   │   ├── SymbExam_run_msim_rtl_verilog.do
│   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak
│   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak1
│   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak2
│   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak3
│   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak4
│   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak5
│   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak6
│   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak7
│   │   │   ├── SymbExam_run_msim_rtl_verilog.do.bak8
│   │   │   ├── SymbExam.sft
│   │   │   ├── SymbExam.vo
│   │   │   ├── SymbExam_v.sdo
│   │   │   ├── SymbExam.vt
│   │   │   ├── SymbExam.vt.bak
│   │   │   └── vsim.wlf
│   │   ├── source
│   │   │   ├── SymbExam.v
│   │   │   └── SymbExam.v.bak
│   │   ├── SymbExam.jdi
│   │   ├── SymbExam_nativelink_simulation.rpt
│   │   ├── SymbExam.qpf
│   │   ├── SymbExam.qsf
│   │   └── SymbExam.qws
│   ├── E3_2_QuantCoeff.m
│   └── E3_3_QuantArith.m
├── 第九章
│   ├── E9_1
│   │   └── Dpsk
│   │   ├── db
│   │   │   ├── Dpsk.db_info
│   │   │   ├── Dpsk.qns
│   │   │   ├── Dpsk.sas
│   │   │   └── Dpsk.sld_design_entry.sci
│   │   ├── dds_bb.v
│   │   ├── dds.bsf
│   │   ├── dds_cos.hex
│   │   ├── dds.html
│   │   ├── dds_model.m
│   │   ├── dds_nativelink.tcl
│   │   ├── dds.qip
│   │   ├── dds_sin.hex
│   │   ├── dds_st.inc
│   │   ├── dds_st.v
│   │   ├── dds_tb.m
│   │   ├── dds_tb.v
│   │   ├── dds_tb.vhd
│   │   ├── dds.v
│   │   ├── dds.vec
│   │   ├── dds_vho_msim.tcl
│   │   ├── dds.vo
│   │   ├── dds_vo_msim.tcl
│   │   ├── dds_wave.do
│   │   ├── Dpsk.jdi
│   │   ├── Dpsk_nativelink_simulation.rpt
│   │   ├── Dpsk.qpf
│   │   ├── Dpsk.qsf
│   │   ├── Dpsk.qws
│   │   ├── Dpsk.sdc
│   │   ├── fir_compiler-library
│   │   │   ├── accum.v
│   │   │   ├── addr_cnt_dn_poly.v
│   │   │   ├── addr_cnt_dn.v
│   │   │   ├── addr_cnt_up.v
│   │   │   ├── at_sink_mod_bin.v
│   │   │   ├── at_sink_mod_par.v
│   │   │   ├── at_sink_mod.v
│   │   │   ├── at_src_mod_par.v
│   │   │   ├── at_src_mod.v
│   │   │   ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│   │   │   ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│   │   │   ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│   │   │   ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│   │   │   ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│   │   │   ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│   │   │   ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│   │   │   ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│   │   │   ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│   │   │   ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│   │   │   ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│   │   │   ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│   │   │   ├── auk_dspip_delay_fir_121.vhd
│   │   │   ├── auk_dspip_fast_accumulator_fir_121.vhd
│   │   │   ├── auk_dspip_fastadd_fir_121.vhd
│   │   │   ├── auk_dspip_fastaddsub_fir_121.vhd
│   │   │   ├── auk_dspip_fifo_pfc_fir_121.vhd
│   │   │   ├── auk_dspip_fir_accumulator_fir_121.vhd
│   │   │   ├── auk_dspip_fir_adders_fir_121.vhd
│   │   │   ├── auk_dspip_fir_adder_tree_fir_121.vhd
│   │   │   ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│   │   │   ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│   │   │   ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│   │   │   ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│   │   │   ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│   │   │   ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│   │   │   ├── auk_dspip_fir_math_pkg_fir_121.vhd
│   │   │   ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│   │   │   ├── auk_dspip_fir_memory_single_fir_121.vhd
│   │   │   ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│   │   │   ├── auk_dspip_fir_mult_bank_fir_121.vhd
│   │   │   ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│   │   │   ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│   │   │   ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│   │   │   ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│   │   │   ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│   │   │   ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│   │   │   ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│   │   │   ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│   │   │   ├── auk_dspip_lib_pkg_fir_121.vhd
│   │   │   ├── auk_dspip_math_pkg_fir_121.vhd
│   │   │   ├── auk_dspip_pfc_fir_121.vhd
│   │   │   ├── auk_dspip_pipelined_adder_fir_121.vhd
│   │   │   ├── auk_dspip_roundsat_fir_121.vhd
│   │   │   ├── auk_dspip_text_pkg_fir_121.vhd
│   │   │   ├── coef_in_conv.v
│   │   │   ├── data_cnt_dn_stat.v
│   │   │   ├── data_cnt_up.v
│   │   │   ├── data_sel_dec.v
│   │   │   ├── dat_mm_brg.v
│   │   │   ├── dat_store_c.v
│   │   │   ├── dat_store.v
│   │   │   ├── decoder_we_cen.v
│   │   │   ├── decoder_we.v
│   │   │   ├── delay_cen.v
│   │   │   ├── delay_mul_cen.v
│   │   │   ├── delay_mul.v
│   │   │   ├── delay_mux_mch_odd_mcv.v
│   │   │   ├── delay_mux_mch_odd.v
│   │   │   ├── delay_mux.v
│   │   │   ├── delay_trig_cen.v
│   │   │   ├── delay_trig.v
│   │   │   ├── delay.v
│   │   │   ├── eab_tdl_hc.v
│   │   │   ├── eab_tdl_strat_mram.v
│   │   │   ├── eab_tdl_strat.v
│   │   │   ├── fir_definitions_pkg_fir_121.vhd
│   │   │   ├── lc_store_cen.v
│   │   │   ├── lc_store.v
│   │   │   ├── lc_tdl_strat_cen.v
│   │   │   ├── lc_tdl_strat.v
│   │   │   ├── maccum_cen.v
│   │   │   ├── maccum.v
│   │   │   ├── mac_tl.ocp
│   │   │   ├── mac_tl.v
│   │   │   ├── mcv_ctrl_deci.v
│   │   │   ├── mcv_ctrl_nc.v
│   │   │   ├── mlu_dly1.v
│   │   │   ├── mlu_dly2.v
│   │   │   ├── mlu_inf_1reg_cen.v
│   │   │   ├── mlu_inf_1reg.v
│   │   │   ├── mlu_inf_2reg_cen.v
│   │   │   ├── mlu_inf_2reg.v
│   │   │   ├── mlu_nd_cen.v
│   │   │   ├── mlu_nd_lc.v
│   │   │   ├── mlu_nd.v
│   │   │   ├── mlu.v
│   │   │   ├── mr_acc_ctrl_cen_wr.v
│   │   │   ├── mr_acc_ctrl_wr.v
│   │   │   ├── mr_accum_wr.v
│   │   │   ├── mr_decoder_we_wr.v
│   │   │   ├── mr_del_coef_set.v
│   │   │   ├── mr_dnc_wr.v
│   │   │   ├── mr_lcdelay_wr.v
│   │   │   ├── mr_lcstore_wr.v
│   │   │   ├── mr_lrdy_wr.v
│   │   │   ├── mr_mux_2to1_cen_wr.v
│   │   │   ├── mr_mux_2to1_wr.v
│   │   │   ├── mr_ser_shift_wr.v
│   │   │   ├── mr_upc_reload_wr.v
│   │   │   ├── mr_upc_wr.v
│   │   │   ├── msft_data_reseq_mc.v
│   │   │   ├── msft_data_reseq.v
│   │   │   ├── msft_data.v
│   │   │   ├── msft_lt_128.v
│   │   │   ├── msft_lt_32.v
│   │   │   ├── msft_mcv.v
│   │   │   ├── msft_mem_coef.v
│   │   │   ├── msft_mem_hc.v
│   │   │   ├── msft_mem_mcoef.v
│   │   │   ├── msft_mem_reseq_hc.v
│   │   │   ├── msft_mem_reseq_mcycle.v
│   │   │   ├── msft_mem_reseq.v
│   │   │   ├── msft_mem.v
│   │   │   ├── msft_reseq_mc.v
│   │   │   ├── msft_scv.v
│   │   │   ├── msft.v
│   │   │   ├── mul_add.v
│   │   │   ├── mux_16_cen.v
│   │   │   ├── mux_16.v
│   │   │   ├── mux_2to1_cen.v
│   │   │   ├── mux_2to1_comb.v
│   │   │   ├── mux_2to1.v
│   │   │   ├── mux_nc.v
│   │   │   ├── para_tdl.v
│   │   │   ├── par_ctrl.v
│   │   │   ├── par_ld_ser_tdl_nc.v
│   │   │   ├── par_ld_ser_tdl_wr.v
│   │   │   ├── pll_fir.v
│   │   │   ├── poly_mac_ctrl_dec.v
│   │   │   ├── poly_mac_ctrl_int.v
│   │   │   ├── ram_2pt_mram_cen.v
│   │   │   ├── ram_2pt_var_cen_hc.v
│   │   │   ├── ram_2pt_var_cen.v
│   │   │   ├── ram_2pt_var.v
│   │   │   ├── ram_inf.v
│   │   │   ├── ram_lut_cen.v
│   │   │   ├── ram_lut.v
│   │   │   ├── rnd_dat.v
│   │   │   ├── rom_6_lut_r.v
│   │   │   ├── rom_6_lut.v
│   │   │   ├── rom_lut_cen.v
│   │   │   ├── rom_lut_r_cen.v
│   │   │   ├── rom_lut_r.v
│   │   │   ├── rom_lut.v
│   │   │   ├── rom_mset_lut_r_cen.v
│   │   │   ├── rom_mset_lut_r_cen_wr.v
│   │   │   ├── rom_mset_lut_r.v
│   │   │   ├── rom_mset_lut_r_wr.v
│   │   │   ├── rom_mset_lut.v
│   │   │   ├── sadd_c_cen.v
│   │   │   ├── sadd_cen.v
│   │   │   ├── sadd_c.v
│   │   │   ├── sadd_load.v
│   │   │   ├── sadd_lpm_cen.v
│   │   │   ├── sadd_lpm_reg_top_cen.v
│   │   │   ├── sadd_lpm.v
│   │   │   ├── sadd_reg_top_cen.v
│   │   │   ├── sadd_reg_top.v
│   │   │   ├── sadd_sub.v
│   │   │   ├── sadd.v
│   │   │   ├── sat_dat.v
│   │   │   ├── sc_add.v
│   │   │   ├── scale_accum_cen.v
│   │   │   ├── scale_accum.v
│   │   │   ├── scale_shft_comb_cen.v
│   │   │   ├── scale_shft_comb.v
│   │   │   ├── scv_ctrl_deci.v
│   │   │   ├── scv_ctrl.v
│   │   │   ├── ser_ctrl_cen.v
│   │   │   ├── ser_shft_cen.v
│   │   │   ├── ser_shft.v
│   │   │   ├── ser_shift.v
│   │   │   ├── sgn_ext.v
│   │   │   ├── shift_in.v
│   │   │   ├── shift_out.v
│   │   │   ├── slave2slave.v
│   │   │   ├── ssub_cen.v
│   │   │   ├── ssub_c.v
│   │   │   ├── ssub_lpm_cen.v
│   │   │   ├── ssub_lpm.v
│   │   │   ├── ssub.v
│   │   │   ├── sym_add_ser_cen.v
│   │   │   ├── sym_add_ser.v
│   │   │   ├── sym_sub_ser_cen.v
│   │   │   ├── tdl_da_lc.v
│   │   │   ├── trig_buf_l.v
│   │   │   ├── trig_buf_r.v
│   │   │   ├── trig_buf.v
│   │   │   ├── tsadd_c_cen.v
│   │   │   ├── tsadd_cen.v
│   │   │   ├── tsadd_c.v
│   │   │   ├── tsadd_lpm_cen.v
│   │   │   ├── tsadd_lpm_reg_top_cen.v
│   │   │   ├── tsadd_lpm.v
│   │   │   ├── tsadd_reg_top_cen.v
│   │   │   ├── tsadd.v
│   │   │   ├── u2ssub_cen.v
│   │   │   ├── u2ssub.v
│   │   │   ├── uadd_cen.v
│   │   │   ├── uadd.v
│   │   │   └── wr_en_gen.v
│   │   ├── greybox_tmp
│   │   │   └── cbx_args.txt
│   │   ├── incremental_db
│   │   │   ├── compiled_partitions
│   │   │   │   ├── Dpsk.autoh_e40e1.map.cdb
│   │   │   │   ├── Dpsk.autoh_e40e1.map.dpi
│   │   │   │   ├── Dpsk.autoh_e40e1.map.hdb
│   │   │   │   ├── Dpsk.autoh_e40e1.map.kpt
│   │   │   │   ├── Dpsk.db_info
│   │   │   │   ├── Dpsk.nabbo_fd801.map.cdb
│   │   │   │   ├── Dpsk.nabbo_fd801.map.dpi
│   │   │   │   ├── Dpsk.nabbo_fd801.map.hdb
│   │   │   │   ├── Dpsk.nabbo_fd801.map.kpt
│   │   │   │   ├── Dpsk.root_partition.cmp.ammdb
│   │   │   │   ├── Dpsk.root_partition.cmp.cdb
│   │   │   │   ├── Dpsk.root_partition.cmp.dfp
│   │   │   │   ├── Dpsk.root_partition.cmp.hdb
│   │   │   │   ├── Dpsk.root_partition.cmp.kpt
│   │   │   │   ├── Dpsk.root_partition.cmp.rcfdb
│   │   │   │   ├── Dpsk.root_partition.map.cdb
│   │   │   │   ├── Dpsk.root_partition.map.dpi
│   │   │   │   ├── Dpsk.root_partition.map.hbdb.cdb
│   │   │   │   ├── Dpsk.root_partition.map.hbdb.hb_info
│   │   │   │   ├── Dpsk.root_partition.map.hbdb.hdb
│   │   │   │   ├── Dpsk.root_partition.map.hbdb.sig
│   │   │   │   ├── Dpsk.root_partition.map.hdb
│   │   │   │   └── Dpsk.root_partition.map.kpt
│   │   │   └── README
│   │   ├── lpf_ast.vhd
│   │   ├── lpf_bb.v
│   │   ├── lpf.bsf
│   │   ├── lpf_coef_int.txt
│   │   ├── lpf_constraints.tcl
│   │   ├── lpf.html
│   │   ├── lpf_input.txt
│   │   ├── lpf_mlab.m
│   │   ├── lpf_model.m
│   │   ├── lpf_msim.tcl
│   │   ├── lpf_nativelink.tcl
│   │   ├── lpf_param.txt
│   │   ├── lpf.qip
│   │   ├── lpf_silent_param.txt
│   │   ├── lpf_st.v
│   │   ├── lpf.v
│   │   ├── lpf.vec
│   │   ├── lpf.vo
│   │   ├── mult_bb.v
│   │   ├── mult.qip
│   │   ├── mult.v
│   │   ├── nco-library
│   │   │   ├── asj_altqmcash.ocp
│   │   │   ├── asj_altqmcash.v
│   │   │   ├── asj_altqmcpipe.ocp
│   │   │   ├── asj_altqmcpipe_rst.v
│   │   │   ├── asj_altqmcpipe.v
│   │   │   ├── asj_altq.ocp
│   │   │   ├── asj_altq.v
│   │   │   ├── asj_crd.v
│   │   │   ├── asj_crs.v
│   │   │   ├── asj_dxx_g.v
│   │   │   ├── asj_dxx.v
│   │   │   ├── asj_gal.v
│   │   │   ├── asj_gam_dp.v
│   │   │   ├── asj_gam.v
│   │   │   ├── asj_gar.v
│   │   │   ├── asj_nco_apr_dxx.v
│   │   │   ├── asj_nco_aprid_dxx.v
│   │   │   ├── asj_nco_as_m_cen.v
│   │   │   ├── asj_nco_as_m_dp_cen.v
│   │   │   ├── asj_nco_as_m_dp.v
│   │   │   ├── asj_nco_as_m.v
│   │   │   ├── asj_nco_d1gam.v
│   │   │   ├── asj_nco_derot.v
│   │   │   ├── asj_nco_fxx.v
│   │   │   ├── asj_nco_isdr_mc.v
│   │   │   ├── asj_nco_isdr_throughput2.v
│   │   │   ├── asj_nco_isdr.v
│   │   │   ├── asj_nco_lp_m.v
│   │   │   ├── asj_nco_madx_cen.v
│   │   │   ├── asj_nco_madx.v
│   │   │   ├── asj_nco_mady_cen.v
│   │   │   ├── asj_nco_mady.v
│   │   │   ├── asj_nco_mcin.v
│   │   │   ├── asj_nco_mciosel.v
│   │   │   ├── asj_nco_mcout.v
│   │   │   ├── asj_nco_mob_rw.v
│   │   │   ├── asj_nco_mob_sw.v
│   │   │   ├── asj_nco_mob_w.v
│   │   │   ├── asj_nco_m.v
│   │   │   ├── asj_nco_pmd2gam.v
│   │   │   ├── asj_nco_pmd2.v
│   │   │   ├── asj_nco_pxx.v
│   │   │   ├── asj_xnqg.v
│   │   │   ├── auk_dspip_avalon_streaming_block_sink_fftfprvs.vhd
│   │   │   ├── auk_dspip_avalon_streaming_block_sink.vhd
│   │   │   ├── auk_dspip_avalon_streaming_block_source.vhd
│   │   │   ├── auk_dspip_avalon_streaming_controller_pe.vhd
│   │   │   ├── auk_dspip_avalon_streaming_controller.vhd
│   │   │   ├── auk_dspip_avalon_streaming_sink.vhd
│   │   │   ├── auk_dspip_avalon_streaming_source.vhd
│   │   │   ├── auk_dspip_delay.vhd
│   │   │   ├── auk_dspip_lib_pkg.vhd
│   │   │   ├── auk_dspip_math_pkg.vhd
│   │   │   ├── auk_dspip_text_pkg.vhd
│   │   │   ├── cord_2c.v
│   │   │   ├── cord_acc_ena.v
│   │   │   ├── cord_en.v
│   │   │   ├── cord_fs.v
│   │   │   ├── cordic_10_m.v
│   │   │   ├── cordic_11_m.v
│   │   │   ├── cordic_12_m.v
│   │   │   ├── cordic_13_m.v
│   │   │   ├── cordic_14_m.v
│   │   │   ├── cordic_15_m.v
│   │   │   ├── cordic_16_m.v
│   │   │   ├── cordic_17_m.v
│   │   │   ├── cordic_18_m.v
│   │   │   ├── cordic_19_m.v
│   │   │   ├── cordic_20_m.v
│   │   │   ├── cordic_21_m.v
│   │   │   ├── cordic_22_m.v
│   │   │   ├── cordic_23_m.v
│   │   │   ├── cordic_24_m.v
│   │   │   ├── cordic_25_m.v
│   │   │   ├── cordic_26_m.v
│   │   │   ├── cordic_27_m.v
│   │   │   ├── cordic_28_m.v
│   │   │   ├── cordic_29_m.v
│   │   │   ├── cordic_30_m.v
│   │   │   ├── cordic_31_m.v
│   │   │   ├── cordic_32_m.v
│   │   │   ├── cordic_3_m.v
│   │   │   ├── cordic_4_m.v
│   │   │   ├── cordic_5_m.v
│   │   │   ├── cordic_6_m.v
│   │   │   ├── cordic_7_m.v
│   │   │   ├── cordic_8_m.v
│   │   │   ├── cordic_9_m.v
│   │   │   ├── cordic_axor_0p_lpm.v
│   │   │   ├── cordic_axor_1p_lpm.v
│   │   │   ├── cordic_axor_2p_lpm.v
│   │   │   ├── cordic_axor_ser.v
│   │   │   ├── cordic_cnt_sig.v
│   │   │   ├── cordic_cnt.v
│   │   │   ├── cordic_reg_ser.v
│   │   │   ├── cordic_sxor_0p_lpm.v
│   │   │   ├── cordic_sxor_1p_lpm.v
│   │   │   ├── cordic_sxor_2p_lpm.v
│   │   │   ├── cordic_sxor_ser.v
│   │   │   ├── cordic_zxor_0p_lpm.v
│   │   │   ├── cordic_zxor_1p_lpm.v
│   │   │   ├── cordic_zxor_2p_lpm.v
│   │   │   ├── cordic_zxor_ser.v
│   │   │   ├── cord_init_pm.v
│   │   │   ├── cord_init_ser_pm.v
│   │   │   ├── cord_init_ser.v
│   │   │   ├── cord_init.v
│   │   │   ├── cord_lut_1p.v
│   │   │   ├── cord_lut.v
│   │   │   ├── cord_rot_dual.v
│   │   │   ├── cord_rot_sgl.v
│   │   │   ├── cord_seg_sel.v
│   │   │   ├── dop_reg.v
│   │   │   ├── freq_sel_st.v
│   │   │   ├── las.v
│   │   │   ├── lmsd.v
│   │   │   ├── lms.v
│   │   │   ├── mac_i_lpmd.v
│   │   │   ├── mac_i_lpm.v
│   │   │   ├── m_output_blk_reg.v
│   │   │   ├── m_output_blk_rw.v
│   │   │   ├── m_output_blk_w.v
│   │   │   ├── segment_arr_tdl.v
│   │   │   ├── segment_sel_sgl.v
│   │   │   ├── segment_sel.v
│   │   │   ├── sid_2c_1p.v
│   │   │   └── sop_reg.v
│   │   ├── simulation
│   │   │   └── modelsim
│   │   │   ├── dds_cos.hex
│   │   │   ├── dds_cos.ver
│   │   │   ├── dds_sin.hex
│   │   │   ├── dds_sin.ver
│   │   │   ├── Dpsk_run_msim_rtl_verilog.do
│   │   │   ├── Dpsk_run_msim_rtl_verilog.do.bak
│   │   │   ├── Dpsk_run_msim_rtl_verilog.do.bak1
│   │   │   ├── Dpsk_run_msim_rtl_verilog.do.bak10
│   │   │   ├── Dpsk_run_msim_rtl_verilog.do.bak11
│   │   │   ├── Dpsk_run_msim_rtl_verilog.do.bak2
│   │   │   ├── Dpsk_run_msim_rtl_verilog.do.bak3
│   │   │   ├── Dpsk_run_msim_rtl_verilog.do.bak4
│   │   │   ├── Dpsk_run_msim_rtl_verilog.do.bak5
│   │   │   ├── Dpsk_run_msim_rtl_verilog.do.bak6
│   │   │   ├── Dpsk_run_msim_rtl_verilog.do.bak7
│   │   │   ├── Dpsk_run_msim_rtl_verilog.do.bak8
│   │   │   ├── Dpsk_run_msim_rtl_verilog.do.bak9
│   │   │   ├── Dpsk.vt
│   │   │   ├── Dpsk.vt.bak
│   │   │   ├── E9_1_snr100.txt
│   │   │   ├── E9_1_snr10.txt
│   │   │   ├── E9_1_snr6.txt
│   │   │   ├── modelsim.ini
│   │   │   ├── msim_transcript
│   │   │   ├── rtl_work
│   │   │   │   ├── dds
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── @dpsk
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── @dpsk_vlg_tst
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── _info
│   │   │   │   ├── lpf
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── mult
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── @p@d_@loop@filter
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   └── _vmake
│   │   │   ├── vsim.wlf
│   │   │   ├── wlft5sc86e
│   │   │   ├── wlft8mnw66
│   │   │   ├── wlft9eywyy
│   │   │   ├── wlftcr9h8r
│   │   │   ├── wlftht1hn6
│   │   │   └── wlftxfiyma
│   │   ├── source
│   │   │   ├── Dpsk.v
│   │   │   ├── Dpsk.v.bak
│   │   │   ├── greybox_tmp
│   │   │   │   └── cbx_args.txt
│   │   │   ├── mult.qip
│   │   │   ├── PD_LoopFilter.v
│   │   │   └── PD_LoopFilter.v.bak
│   │   └── tb_lpf.vhd
│   ├── E9_1_DPSK_LPF.m
│   ├── E9_1_DPSKSignalProduce.m
│   ├── E9_1_lpf.txt
│   └── E9_snr.m
├── 第二章
│   ├── E2_1_BasicWave.m
│   ├── E2_2_SignalProcess.m
│   ├── E2_3_fft.m
│   └── E2_4
│   ├── E2_4_FpgaSim.m
│   ├── E2_4_SimSigProduce.m
│   └── Mixer
│   ├── incremental_db
│   │   ├── compiled_partitions
│   │   │   └── Mixer.db_info
│   │   └── README
│   ├── Mixer.jdi
│   ├── Mixer_nativelink_simulation.rpt
│   ├── Mixer.qpf
│   ├── Mixer.qsf
│   ├── Mixer.qsf.bak
│   ├── Mixer.qws
│   ├── Mixer.sdc
│   ├── Mixer.tcl.bak
│   ├── Mixer.tis_db_list.ddb
│   ├── nco-library
│   │   ├── asj_altqmcash.ocp
│   │   ├── asj_altqmcash.v
│   │   ├── asj_altqmcpipe.ocp
│   │   ├── asj_altqmcpipe_rst.v
│   │   ├── asj_altqmcpipe.v
│   │   ├── asj_altq.ocp
│   │   ├── asj_altq.v
│   │   ├── asj_crd.v
│   │   ├── asj_crs.v
│   │   ├── asj_dxx_g.v
│   │   ├── asj_dxx.v
│   │   ├── asj_gal.v
│   │   ├── asj_gam_dp.v
│   │   ├── asj_gam.v
│   │   ├── asj_gar.v
│   │   ├── asj_nco_apr_dxx.v
│   │   ├── asj_nco_aprid_dxx.v
│   │   ├── asj_nco_as_m_cen.v
│   │   ├── asj_nco_as_m_dp_cen.v
│   │   ├── asj_nco_as_m_dp.v
│   │   ├── asj_nco_as_m.v
│   │   ├── asj_nco_d1gam.v
│   │   ├── asj_nco_derot.v
│   │   ├── asj_nco_fxx.v
│   │   ├── asj_nco_isdr_mc.v
│   │   ├── asj_nco_isdr_throughput2.v
│   │   ├── asj_nco_isdr.v
│   │   ├── asj_nco_lp_m.v
│   │   ├── asj_nco_madx_cen.v
│   │   ├── asj_nco_madx.v
│   │   ├── asj_nco_mady_cen.v
│   │   ├── asj_nco_mady.v
│   │   ├── asj_nco_mcin.v
│   │   ├── asj_nco_mciosel.v
│   │   ├── asj_nco_mcout.v
│   │   ├── asj_nco_mob_rw.v
│   │   ├── asj_nco_mob_sw.v
│   │   ├── asj_nco_mob_w.v
│   │   ├── asj_nco_m.v
│   │   ├── asj_nco_pmd2gam.v
│   │   ├── asj_nco_pmd2.v
│   │   ├── asj_nco_pxx.v
│   │   ├── asj_xnqg.v
│   │   ├── auk_dspip_avalon_streaming_block_sink_fftfprvs.vhd
│   │   ├── auk_dspip_avalon_streaming_block_sink.vhd
│   │   ├── auk_dspip_avalon_streaming_block_source.vhd
│   │   ├── auk_dspip_avalon_streaming_controller_pe.vhd
│   │   ├── auk_dspip_avalon_streaming_controller.vhd
│   │   ├── auk_dspip_avalon_streaming_sink.vhd
│   │   ├── auk_dspip_avalon_streaming_source.vhd
│   │   ├── auk_dspip_delay.vhd
│   │   ├── auk_dspip_lib_pkg.vhd
│   │   ├── auk_dspip_math_pkg.vhd
│   │   ├── auk_dspip_text_pkg.vhd
│   │   ├── cord_2c.v
│   │   ├── cord_acc_ena.v
│   │   ├── cord_en.v
│   │   ├── cord_fs.v
│   │   ├── cordic_10_m.v
│   │   ├── cordic_11_m.v
│   │   ├── cordic_12_m.v
│   │   ├── cordic_13_m.v
│   │   ├── cordic_14_m.v
│   │   ├── cordic_15_m.v
│   │   ├── cordic_16_m.v
│   │   ├── cordic_17_m.v
│   │   ├── cordic_18_m.v
│   │   ├── cordic_19_m.v
│   │   ├── cordic_20_m.v
│   │   ├── cordic_21_m.v
│   │   ├── cordic_22_m.v
│   │   ├── cordic_23_m.v
│   │   ├── cordic_24_m.v
│   │   ├── cordic_25_m.v
│   │   ├── cordic_26_m.v
│   │   ├── cordic_27_m.v
│   │   ├── cordic_28_m.v
│   │   ├── cordic_29_m.v
│   │   ├── cordic_30_m.v
│   │   ├── cordic_31_m.v
│   │   ├── cordic_32_m.v
│   │   ├── cordic_3_m.v
│   │   ├── cordic_4_m.v
│   │   ├── cordic_5_m.v
│   │   ├── cordic_6_m.v
│   │   ├── cordic_7_m.v
│   │   ├── cordic_8_m.v
│   │   ├── cordic_9_m.v
│   │   ├── cordic_axor_0p_lpm.v
│   │   ├── cordic_axor_1p_lpm.v
│   │   ├── cordic_axor_2p_lpm.v
│   │   ├── cordic_axor_ser.v
│   │   ├── cordic_cnt_sig.v
│   │   ├── cordic_cnt.v
│   │   ├── cordic_reg_ser.v
│   │   ├── cordic_sxor_0p_lpm.v
│   │   ├── cordic_sxor_1p_lpm.v
│   │   ├── cordic_sxor_2p_lpm.v
│   │   ├── cordic_sxor_ser.v
│   │   ├── cordic_zxor_0p_lpm.v
│   │   ├── cordic_zxor_1p_lpm.v
│   │   ├── cordic_zxor_2p_lpm.v
│   │   ├── cordic_zxor_ser.v
│   │   ├── cord_init_pm.v
│   │   ├── cord_init_ser_pm.v
│   │   ├── cord_init_ser.v
│   │   ├── cord_init.v
│   │   ├── cord_lut_1p.v
│   │   ├── cord_lut.v
│   │   ├── cord_rot_dual.v
│   │   ├── cord_rot_sgl.v
│   │   ├── cord_seg_sel.v
│   │   ├── dop_reg.v
│   │   ├── freq_sel_st.v
│   │   ├── las.v
│   │   ├── lmsd.v
│   │   ├── lms.v
│   │   ├── mac_i_lpmd.v
│   │   ├── mac_i_lpm.v
│   │   ├── m_output_blk_reg.v
│   │   ├── m_output_blk_rw.v
│   │   ├── m_output_blk_w.v
│   │   ├── segment_arr_tdl.v
│   │   ├── segment_sel_sgl.v
│   │   ├── segment_sel.v
│   │   ├── sid_2c_1p.v
│   │   └── sop_reg.v
│   ├── oc_bb.v
│   ├── oc.bsf
│   ├── oc_cos.hex
│   ├── oc.html
│   ├── oc_model.m
│   ├── oc_nativelink.tcl
│   ├── oc.qip
│   ├── oc_sin.hex
│   ├── oc_st.inc
│   ├── oc_st.v
│   ├── oc_syn.v
│   ├── oc_tb.m
│   ├── oc_tb.v
│   ├── oc_tb.vhd
│   ├── oc.v
│   ├── oc.vec
│   ├── oc_vho_msim.tcl
│   ├── oc.vo
│   ├── oc_vo_msim.tcl
│   ├── oc_wave.do
│   ├── oc.xml
│   ├── simulation
│   │   └── modelsim
│   │   ├── Mixer_run_msim_rtl_verilog.do
│   │   ├── Mixer_run_msim_rtl_verilog.do.bak
│   │   ├── Mixer_run_msim_rtl_verilog.do.bak1
│   │   ├── Mixer_run_msim_rtl_verilog.do.bak10
│   │   ├── Mixer_run_msim_rtl_verilog.do.bak11
│   │   ├── Mixer_run_msim_rtl_verilog.do.bak2
│   │   ├── Mixer_run_msim_rtl_verilog.do.bak3
│   │   ├── Mixer_run_msim_rtl_verilog.do.bak4
│   │   ├── Mixer_run_msim_rtl_verilog.do.bak5
│   │   ├── Mixer_run_msim_rtl_verilog.do.bak6
│   │   ├── Mixer_run_msim_rtl_verilog.do.bak7
│   │   ├── Mixer_run_msim_rtl_verilog.do.bak8
│   │   ├── Mixer_run_msim_rtl_verilog.do.bak9
│   │   ├── Mixer.vht
│   │   ├── Mixer.vt
│   │   ├── Mixer.vt.bak
│   │   ├── modelsim.ini
│   │   ├── msim_transcript
│   │   ├── oc_cos.hex
│   │   ├── oc_cos.ver
│   │   ├── oc_sin.hex
│   │   ├── oc_sin.ver
│   │   ├── oc.txt
│   │   ├── out.txt
│   │   ├── rtl_work
│   │   │   ├── _info
│   │   │   ├── @mixer
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── @mixer_vlg_tst
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── oc
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   └── _vmake
│   │   ├── SinIn.txt
│   │   ├── vish_stacktrace.vstf
│   │   ├── vsim.wlf
│   │   └── wlfttb6eq0
│   ├── source
│   │   ├── Mixer.v
│   │   └── Mixer.v.bak
│   └── tcl
│   ├── Mixer.tcl
│   └── Mixer.tcl.bak
├── 第五章
│   ├── E5_1_IIR4Functions.m
│   ├── E5_2.fda
│   ├── E5_3
│   │   ├── E5_31_DirectArith.m
│   │   └── E5_32_QuantIIRDirectArith.m
│   ├── E5_4
│   │   ├── E5_4_NoiseAndCarrierOut.M
│   │   ├── E5_IIRQcoe.m
│   │   └── IIRDirect
│   │   ├── db
│   │   │   ├── IIRDirect.db_info
│   │   │   └── IIRDirect.sld_design_entry.sci
│   │   ├── IIRDirect.jdi
│   │   ├── IIRDirect_nativelink_simulation.rpt
│   │   ├── IIRDirect.qpf
│   │   ├── IIRDirect.qsf
│   │   ├── IIRDirect.qws
│   │   ├── incremental_db
│   │   │   ├── compiled_partitions
│   │   │   │   ├── IIRDirect.db_info
│   │   │   │   ├── IIRDirect.root_partition.cmp.ammdb
│   │   │   │   ├── IIRDirect.root_partition.cmp.cdb
│   │   │   │   ├── IIRDirect.root_partition.cmp.dfp
│   │   │   │   ├── IIRDirect.root_partition.cmp.hdb
│   │   │   │   ├── IIRDirect.root_partition.cmp.kpt
│   │   │   │   ├── IIRDirect.root_partition.cmp.rcfdb
│   │   │   │   ├── IIRDirect.root_partition.map.cdb
│   │   │   │   ├── IIRDirect.root_partition.map.dpi
│   │   │   │   ├── IIRDirect.root_partition.map.hbdb.cdb
│   │   │   │   ├── IIRDirect.root_partition.map.hbdb.hb_info
│   │   │   │   ├── IIRDirect.root_partition.map.hbdb.hdb
│   │   │   │   ├── IIRDirect.root_partition.map.hbdb.sig
│   │   │   │   ├── IIRDirect.root_partition.map.hdb
│   │   │   │   └── IIRDirect.root_partition.map.kpt
│   │   │   └── README
│   │   ├── ipcore
│   │   │   ├── multc12_bb.v
│   │   │   ├── multc12.qip
│   │   │   └── multc12.v
│   │   ├── simulation
│   │   │   └── modelsim
│   │   │   ├── Bin_noise.txt
│   │   │   ├── Bin_s.txt
│   │   │   ├── IIRDirect_run_msim_rtl_verilog.do
│   │   │   ├── IIRDirect_run_msim_rtl_verilog.do.bak
│   │   │   ├── IIRDirect_run_msim_rtl_verilog.do.bak1
│   │   │   ├── IIRDirect_run_msim_rtl_verilog.do.bak10
│   │   │   ├── IIRDirect_run_msim_rtl_verilog.do.bak11
│   │   │   ├── IIRDirect_run_msim_rtl_verilog.do.bak2
│   │   │   ├── IIRDirect_run_msim_rtl_verilog.do.bak3
│   │   │   ├── IIRDirect_run_msim_rtl_verilog.do.bak4
│   │   │   ├── IIRDirect_run_msim_rtl_verilog.do.bak5
│   │   │   ├── IIRDirect_run_msim_rtl_verilog.do.bak6
│   │   │   ├── IIRDirect_run_msim_rtl_verilog.do.bak7
│   │   │   ├── IIRDirect_run_msim_rtl_verilog.do.bak8
│   │   │   ├── IIRDirect_run_msim_rtl_verilog.do.bak9
│   │   │   ├── IIRDirect.vt
│   │   │   ├── IIRDirect.vt.bak
│   │   │   ├── Int_noise.txt
│   │   │   ├── Int_s.txt
│   │   │   ├── modelsim.ini
│   │   │   ├── msim_transcript
│   │   │   ├── Noiseout.txt
│   │   │   ├── rtl_work
│   │   │   │   ├── @i@i@r@direct
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── @i@i@r@direct_vlg_tst
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── _info
│   │   │   │   ├── multc12
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── @pole@parallel
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── _vmake
│   │   │   │   └── @zero@parallel
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── Sout.txt
│   │   │   ├── vsim.wlf
│   │   │   └── wlftx29ci6
│   │   └── source
│   │   ├── greybox_tmp
│   │   │   └── cbx_args.txt
│   │   ├── IIRDirect.v
│   │   ├── IIRDirect.v.bak
│   │   ├── multc12.qip
│   │   ├── PoleParallel.v
│   │   ├── PoleParallel.v.bak
│   │   ├── ZeroParallel.v
│   │   └── ZeroParallel.v.bak
│   ├── E5_5
│   │   ├── E5_51_dir2cas.m
│   │   ├── E5_52_Qcoe.m
│   │   ├── E5_53_NoiseAndCarrier.M
│   │   ├── E5_54_MatlabSim.M
│   │   ├── E5_55_NoiseAndCarrierOut.M
│   │   ├── E5_IIRQcoe.m
│   │   └── IIRCas
│   │   ├── IIRCas.jdi
│   │   ├── IIRCas_nativelink_simulation.rpt
│   │   ├── IIRCas.qpf
│   │   ├── IIRCas.qsf
│   │   ├── IIRCas.qws
│   │   ├── IIRCas.sdc
│   │   ├── incremental_db
│   │   │   ├── compiled_partitions
│   │   │   │   ├── IIRCas.db_info
│   │   │   │   ├── IIRCas.root_partition.cmp.ammdb
│   │   │   │   ├── IIRCas.root_partition.cmp.cdb
│   │   │   │   ├── IIRCas.root_partition.cmp.dfp
│   │   │   │   ├── IIRCas.root_partition.cmp.hdb
│   │   │   │   ├── IIRCas.root_partition.cmp.kpt
│   │   │   │   ├── IIRCas.root_partition.cmp.rcfdb
│   │   │   │   ├── IIRCas.root_partition.map.cdb
│   │   │   │   ├── IIRCas.root_partition.map.dpi
│   │   │   │   ├── IIRCas.root_partition.map.hbdb.cdb
│   │   │   │   ├── IIRCas.root_partition.map.hbdb.hb_info
│   │   │   │   ├── IIRCas.root_partition.map.hbdb.hdb
│   │   │   │   ├── IIRCas.root_partition.map.hbdb.sig
│   │   │   │   ├── IIRCas.root_partition.map.hdb
│   │   │   │   └── IIRCas.root_partition.map.kpt
│   │   │   └── README
│   │   ├── simulation
│   │   │   └── modelsim
│   │   │   ├── Bin_noise.txt
│   │   │   ├── Bin_s.txt
│   │   │   ├── IIRCas_8_1200mv_0c_slow.vo
│   │   │   ├── IIRCas_8_1200mv_0c_v_slow.sdo
│   │   │   ├── IIRCas_8_1200mv_85c_slow.vo
│   │   │   ├── IIRCas_8_1200mv_85c_v_slow.sdo
│   │   │   ├── IIRCas_min_1200mv_0c_fast.vo
│   │   │   ├── IIRCas_min_1200mv_0c_v_fast.sdo
│   │   │   ├── IIRCas_modelsim.xrf
│   │   │   ├── IIRCas_run_msim_rtl_verilog.do
│   │   │   ├── IIRCas_run_msim_rtl_verilog.do.bak
│   │   │   ├── IIRCas_run_msim_rtl_verilog.do.bak1
│   │   │   ├── IIRCas_run_msim_rtl_verilog.do.bak10
│   │   │   ├── IIRCas_run_msim_rtl_verilog.do.bak2
│   │   │   ├── IIRCas_run_msim_rtl_verilog.do.bak3
│   │   │   ├── IIRCas_run_msim_rtl_verilog.do.bak4
│   │   │   ├── IIRCas_run_msim_rtl_verilog.do.bak5
│   │   │   ├── IIRCas_run_msim_rtl_verilog.do.bak6
│   │   │   ├── IIRCas_run_msim_rtl_verilog.do.bak7
│   │   │   ├── IIRCas_run_msim_rtl_verilog.do.bak8
│   │   │   ├── IIRCas_run_msim_rtl_verilog.do.bak9
│   │   │   ├── IIRCas.sft
│   │   │   ├── IIRCas.vo
│   │   │   ├── IIRCas_v.sdo
│   │   │   ├── IIRCas.vt
│   │   │   ├── IIRCas.vt.bak
│   │   │   ├── Int_noise.txt
│   │   │   ├── Int_s.txt
│   │   │   ├── modelsim.ini
│   │   │   ├── msim_transcript
│   │   │   ├── Noiseout.txt
│   │   │   ├── rtl_work
│   │   │   │   ├── @first@tap
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── @fourth@tap
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── @i@i@r@cas
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── @i@i@r@cas_vlg_tst
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── _info
│   │   │   │   ├── @second@tap
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── @third@tap
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   └── _vmake
│   │   │   ├── Sout.txt
│   │   │   └── vsim.wlf
│   │   └── source
│   │   ├── FirstTap.v
│   │   ├── FirstTap.v.bak
│   │   ├── FourthTap.v
│   │   ├── FourthTap.v.bak
│   │   ├── IIRCas.v
│   │   ├── IIRCas.v.bak
│   │   ├── SecondTap.v
│   │   ├── SecondTap.v.bak
│   │   ├── ThirdTap.v
│   │   └── ThirdTap.v.bak
│   └── E5_IIRQcoe.m
├── 第八章
│   ├── E8_1_FFTSim.m
│   └── E8_2
│   ├── E8_2_Bin_s.txt
│   ├── E8_2_FFTFilter.m
│   ├── E8_2_FFTFPGAsim.m
│   ├── E8_2_FFTRsim.m
│   ├── E8_2_PNCodeGenerator.m
│   ├── E8_2_window.mif
│   └── TransformFilter
│   ├── db
│   │   ├── add_sub_24e.tdf
│   │   ├── add_sub_knj.tdf
│   │   ├── add_sub_onj.tdf
│   │   ├── a_dpfifo_no81.tdf
│   │   ├── altsyncram_09k1.tdf
│   │   ├── altsyncram_21t3.tdf
│   │   ├── altsyncram_5da1.tdf
│   │   ├── altsyncram_bpa1.tdf
│   │   ├── altsyncram_he72.tdf
│   │   ├── altsyncram_lla1.tdf
│   │   ├── altsyncram_rga1.tdf
│   │   ├── altsyncram_ssf1.tdf
│   │   ├── altsyncram_t861.tdf
│   │   ├── cmpr_gs8.tdf
│   │   ├── cmpr_ogc.tdf
│   │   ├── cmpr_tgc.tdf
│   │   ├── cmpr_ugc.tdf
│   │   ├── cntr_6pf.tdf
│   │   ├── cntr_ao7.tdf
│   │   ├── cntr_hsf.tdf
│   │   ├── cntr_ksf.tdf
│   │   ├── cntr_p8h.tdf
│   │   ├── cntr_tnb.tdf
│   │   ├── cntr_unb.tdf
│   │   ├── logic_util_heursitic.dat
│   │   ├── mult_5t01.tdf
│   │   ├── mult_76p.tdf
│   │   ├── mult_9t01.tdf
│   │   ├── prev_cmp_TransformFilter.qmsg
│   │   ├── scfifo_udh1.tdf
│   │   ├── shift_taps_2mv.tdf
│   │   ├── shift_taps_bbv.tdf
│   │   ├── shift_taps_ckm.tdf
│   │   ├── shift_taps_llv.tdf
│   │   ├── TransformFilter.(0).cnf.cdb
│   │   ├── TransformFilter.(0).cnf.hdb
│   │   ├── TransformFilter.(10).cnf.cdb
│   │   ├── TransformFilter.(10).cnf.hdb
│   │   ├── TransformFilter.(11).cnf.cdb
│   │   ├── TransformFilter.(11).cnf.hdb
│   │   ├── TransformFilter.(12).cnf.cdb
│   │   ├── TransformFilter.(12).cnf.hdb
│   │   ├── TransformFilter.(13).cnf.cdb
│   │   ├── TransformFilter.(13).cnf.hdb
│   │   ├── TransformFilter.(14).cnf.cdb
│   │   ├── TransformFilter.(14).cnf.hdb
│   │   ├── TransformFilter.(15).cnf.cdb
│   │   ├── TransformFilter.(15).cnf.hdb
│   │   ├── TransformFilter.(16).cnf.cdb
│   │   ├── TransformFilter.(16).cnf.hdb
│   │   ├── TransformFilter.(17).cnf.cdb
│   │   ├── TransformFilter.(17).cnf.hdb
│   │   ├── TransformFilter.(18).cnf.cdb
│   │   ├── TransformFilter.(18).cnf.hdb
│   │   ├── TransformFilter.(19).cnf.cdb
│   │   ├── TransformFilter.(19).cnf.hdb
│   │   ├── TransformFilter.(1).cnf.cdb
│   │   ├── TransformFilter.(1).cnf.hdb
│   │   ├── TransformFilter.(20).cnf.cdb
│   │   ├── TransformFilter.(20).cnf.hdb
│   │   ├── TransformFilter.(21).cnf.cdb
│   │   ├── TransformFilter.(21).cnf.hdb
│   │   ├── TransformFilter.(22).cnf.cdb
│   │   ├── TransformFilter.(22).cnf.hdb
│   │   ├── TransformFilter.(23).cnf.cdb
│   │   ├── TransformFilter.(23).cnf.hdb
│   │   ├── TransformFilter.(24).cnf.cdb
│   │   ├── TransformFilter.(24).cnf.hdb
│   │   ├── TransformFilter.(25).cnf.cdb
│   │   ├── TransformFilter.(25).cnf.hdb
│   │   ├── TransformFilter.(26).cnf.cdb
│   │   ├── TransformFilter.(26).cnf.hdb
│   │   ├── TransformFilter.(27).cnf.cdb
│   │   ├── TransformFilter.(27).cnf.hdb
│   │   ├── TransformFilter.(28).cnf.cdb
│   │   ├── TransformFilter.(28).cnf.hdb
│   │   ├── TransformFilter.(29).cnf.cdb
│   │   ├── TransformFilter.(29).cnf.hdb
│   │   ├── TransformFilter.(2).cnf.cdb
│   │   ├── TransformFilter.(2).cnf.hdb
│   │   ├── TransformFilter.(30).cnf.cdb
│   │   ├── TransformFilter.(30).cnf.hdb
│   │   ├── TransformFilter.(31).cnf.cdb
│   │   ├── TransformFilter.(31).cnf.hdb
│   │   ├── TransformFilter.(32).cnf.cdb
│   │   ├── TransformFilter.(32).cnf.hdb
│   │   ├── TransformFilter.(33).cnf.cdb
│   │   ├── TransformFilter.(33).cnf.hdb
│   │   ├── TransformFilter.(34).cnf.cdb
│   │   ├── TransformFilter.(34).cnf.hdb
│   │   ├── TransformFilter.(35).cnf.cdb
│   │   ├── TransformFilter.(35).cnf.hdb
│   │   ├── TransformFilter.(36).cnf.cdb
│   │   ├── TransformFilter.(36).cnf.hdb
│   │   ├── TransformFilter.(37).cnf.cdb
│   │   ├── TransformFilter.(37).cnf.hdb
│   │   ├── TransformFilter.(38).cnf.cdb
│   │   ├── TransformFilter.(38).cnf.hdb
│   │   ├── TransformFilter.(39).cnf.cdb
│   │   ├── TransformFilter.(39).cnf.hdb
│   │   ├── TransformFilter.(3).cnf.cdb
│   │   ├── TransformFilter.(3).cnf.hdb
│   │   ├── TransformFilter.(40).cnf.cdb
│   │   ├── TransformFilter.(40).cnf.hdb
│   │   ├── TransformFilter.(41).cnf.cdb
│   │   ├── TransformFilter.(41).cnf.hdb
│   │   ├── TransformFilter.(42).cnf.cdb
│   │   ├── TransformFilter.(42).cnf.hdb
│   │   ├── TransformFilter.(43).cnf.cdb
│   │   ├── TransformFilter.(43).cnf.hdb
│   │   ├── TransformFilter.(44).cnf.cdb
│   │   ├── TransformFilter.(44).cnf.hdb
│   │   ├── TransformFilter.(45).cnf.cdb
│   │   ├── TransformFilter.(45).cnf.hdb
│   │   ├── TransformFilter.(46).cnf.cdb
│   │   ├── TransformFilter.(46).cnf.hdb
│   │   ├── TransformFilter.(47).cnf.cdb
│   │   ├── TransformFilter.(47).cnf.hdb
│   │   ├── TransformFilter.(48).cnf.cdb
│   │   ├── TransformFilter.(48).cnf.hdb
│   │   ├── TransformFilter.(49).cnf.cdb
│   │   ├── TransformFilter.(49).cnf.hdb
│   │   ├── TransformFilter.(4).cnf.cdb
│   │   ├── TransformFilter.(4).cnf.hdb
│   │   ├── TransformFilter.(50).cnf.cdb
│   │   ├── TransformFilter.(50).cnf.hdb
│   │   ├── TransformFilter.(51).cnf.cdb
│   │   ├── TransformFilter.(51).cnf.hdb
│   │   ├── TransformFilter.(52).cnf.cdb
│   │   ├── TransformFilter.(52).cnf.hdb
│   │   ├── TransformFilter.(53).cnf.cdb
│   │   ├── TransformFilter.(53).cnf.hdb
│   │   ├── TransformFilter.(54).cnf.cdb
│   │   ├── TransformFilter.(54).cnf.hdb
│   │   ├── TransformFilter.(55).cnf.cdb
│   │   ├── TransformFilter.(55).cnf.hdb
│   │   ├── TransformFilter.(56).cnf.cdb
│   │   ├── TransformFilter.(56).cnf.hdb
│   │   ├── TransformFilter.(57).cnf.cdb
│   │   ├── TransformFilter.(57).cnf.hdb
│   │   ├── TransformFilter.(58).cnf.cdb
│   │   ├── TransformFilter.(58).cnf.hdb
│   │   ├── TransformFilter.(59).cnf.cdb
│   │   ├── TransformFilter.(59).cnf.hdb
│   │   ├── TransformFilter.(5).cnf.cdb
│   │   ├── TransformFilter.(5).cnf.hdb
│   │   ├── TransformFilter.(60).cnf.cdb
│   │   ├── TransformFilter.(60).cnf.hdb
│   │   ├── TransformFilter.(61).cnf.cdb
│   │   ├── TransformFilter.(61).cnf.hdb
│   │   ├── TransformFilter.(62).cnf.cdb
│   │   ├── TransformFilter.(62).cnf.hdb
│   │   ├── TransformFilter.(63).cnf.cdb
│   │   ├── TransformFilter.(63).cnf.hdb
│   │   ├── TransformFilter.(64).cnf.cdb
│   │   ├── TransformFilter.(64).cnf.hdb
│   │   ├── TransformFilter.(65).cnf.cdb
│   │   ├── TransformFilter.(65).cnf.hdb
│   │   ├── TransformFilter.(66).cnf.cdb
│   │   ├── TransformFilter.(66).cnf.hdb
│   │   ├── TransformFilter.(67).cnf.cdb
│   │   ├── TransformFilter.(67).cnf.hdb
│   │   ├── TransformFilter.(68).cnf.cdb
│   │   ├── TransformFilter.(68).cnf.hdb
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│   │   ├── fft256_3n256sin.hex
│   │   ├── fft256_bb.v
│   │   ├── fft256.bsf
│   │   ├── fft256.html
│   │   ├── fft256_imag_input.txt
│   │   ├── fft256_model.m
│   │   ├── fft256_nativelink.tcl
│   │   ├── fft256.qip
│   │   ├── fft256_real_input.txt
│   │   ├── fft256_syn.v
│   │   ├── fft256_tb.m
│   │   ├── fft256_tb.v
│   │   ├── fft256_tb.vhd
│   │   ├── fft256.v
│   │   ├── fft256.vo
│   │   ├── gate_work
│   │   │   ├── _info
│   │   │   ├── @transform@filter_vlg_tst
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── _vmake
│   │   │   └── window
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── Hex1.hex
│   │   ├── Hex1.ver
│   │   ├── Mif2.mif
│   │   ├── Mif2.ver
│   │   ├── modelsim.ini
│   │   ├── msim_transcript
│   │   ├── mult12_12_bb.v
│   │   ├── mult12_12.qip
│   │   ├── mult12_12.v
│   │   ├── rom12_256_bb.v
│   │   ├── rom12_256.qip
│   │   ├── rom12_256.v
│   │   ├── rtl_work
│   │   │   ├── dram16_256
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── fft256
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── fftfilter
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── ifftout
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── _info
│   │   │   ├── mult12_12
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── rom12_256
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── shifter12_128
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── shifter16_2048
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── shifter16_256
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── @transform@filter
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── @transform@filter_vlg_tst
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── _vmake
│   │   │   └── window
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── sgate.v
│   │   ├── shifter12_128_bb.v
│   │   ├── shifter12_128.qip
│   │   ├── shifter12_128.v
│   │   ├── shifter16_2048_bb.v
│   │   ├── shifter16_2048.qip
│   │   ├── shifter16_2048.v
│   │   ├── shifter16_256_bb.v
│   │   ├── shifter16_256.qip
│   │   ├── shifter16_256.v
│   │   ├── shifter16_258.qip
│   │   ├── shiter16_128_bb.v
│   │   ├── shiter16_128.v
│   │   ├── transcript
│   │   ├── TransformFilter_8_1200mv_0c_slow.vo
│   │   ├── TransformFilter_8_1200mv_0c_v_slow.sdo
│   │   ├── TransformFilter_8_1200mv_85c_slow.vo
│   │   ├── TransformFilter_8_1200mv_85c_v_slow.sdo
│   │   ├── TransformFilter_dump_all_vcd_nodes.tcl
│   │   ├── TransformFilter.jdi
│   │   ├── TransformFilter_min_1200mv_0c_fast.vo
│   │   ├── TransformFilter_min_1200mv_0c_v_fast.sdo
│   │   ├── TransformFilter_modelsim.xrf
│   │   ├── TransformFilter_nativelink_simulation.rpt
│   │   ├── TransformFilter.qpf
│   │   ├── TransformFilter.qsf
│   │   ├── TransformFilter.qws
│   │   ├── TransformFilter_run_msim_gate_verilog.do
│   │   ├── TransformFilter_run_msim_gate_verilog.do.bak
│   │   ├── TransformFilter_run_msim_gate_verilog.do.bak1
│   │   ├── TransformFilter_run_msim_gate_verilog.do.bak2
│   │   ├── TransformFilter_run_msim_rtl_verilog.do
│   │   ├── TransformFilter_run_msim_rtl_verilog.do.bak
│   │   ├── TransformFilter_run_msim_rtl_verilog.do.bak1
│   │   ├── TransformFilter_run_msim_rtl_verilog.do.bak2
│   │   ├── TransformFilter_run_msim_rtl_verilog.do.bak3
│   │   ├── TransformFilter_run_msim_rtl_verilog.do.bak4
│   │   ├── TransformFilter_run_msim_rtl_verilog.do.bak5
│   │   ├── TransformFilter_run_msim_rtl_verilog.do.bak6
│   │   ├── TransformFilter_run_msim_rtl_verilog.do.bak7
│   │   ├── TransformFilter.sdc
│   │   ├── TransformFilter.sft
│   │   ├── TransformFilter_tb.mpf
│   │   ├── TransformFilter.vo
│   │   ├── TransformFilter_v.sdo
│   │   ├── TransformFilter.vt
│   │   ├── TransformFilter.vt.bak
│   │   ├── TransfromFilter_simulate.cr.mti
│   │   ├── TransfromFilter_simulate.mpf
│   │   ├── vsim.wlf
│   │   └── window.vt
│   ├── source
│   │   ├── fftfilter.v
│   │   ├── fftfilter.v.bak
│   │   ├── ifftout.v
│   │   ├── ifftout.v.bak
│   │   ├── TransformFilter.v
│   │   ├── TransformFilter.v.bak
│   │   ├── window.v
│   │   └── window.v.bak
│   ├── transcript
│   ├── TransformFilter_8_1200mv_0c_slow.vo
│   ├── TransformFilter_8_1200mv_0c_v_slow.sdo
│   ├── TransformFilter_8_1200mv_85c_slow.vo
│   ├── TransformFilter_8_1200mv_85c_v_slow.sdo
│   ├── TransformFilter_assignment_defaults.qdf
│   ├── TransformFilter_dump_all_vcd_nodes.tcl
│   ├── TransformFilter.jdi
│   ├── TransformFilter_min_1200mv_0c_fast.vo
│   ├── TransformFilter_min_1200mv_0c_v_fast.sdo
│   ├── TransformFilter_min_1200mv_0c_v_fast.sdo_typ.csd
│   ├── TransformFilter_modelsim.xrf
│   ├── TransformFilter_nativelink_simulation.rpt
│   ├── TransformFilter.qpf
│   ├── TransformFilter.qsf
│   ├── TransformFilter.qws
│   ├── TransformFilter_run_msim_gate_verilog.do
│   ├── TransformFilter_run_msim_gate_verilog.do.bak
│   ├── TransformFilter_run_msim_gate_verilog.do.bak1
│   ├── TransformFilter_run_msim_gate_verilog.do.bak2
│   ├── TransformFilter_run_msim_rtl_verilog.do
│   ├── TransformFilter_run_msim_rtl_verilog.do.bak
│   ├── TransformFilter_run_msim_rtl_verilog.do.bak1
│   ├── TransformFilter_run_msim_rtl_verilog.do.bak2
│   ├── TransformFilter_run_msim_rtl_verilog.do.bak3
│   ├── TransformFilter_run_msim_rtl_verilog.do.bak4
│   ├── TransformFilter_run_msim_rtl_verilog.do.bak5
│   ├── TransformFilter_run_msim_rtl_verilog.do.bak6
│   ├── TransformFilter_run_msim_rtl_verilog.do.bak7
│   ├── TransformFilter.sdc
│   ├── TransformFilter.sft
│   ├── TransformFilter_tb.cr.mti
│   ├── TransformFilter_tb.mpf
│   ├── TransformFilter.vo
│   ├── TransformFilter_v.sdo
│   ├── TransformFilter.vt
│   ├── TransformFilter.vt.bak
│   ├── TransfromFilter_simulate.cr.mti
│   ├── TransfromFilter_simulate.mpf
│   ├── vsim.wlf
│   ├── window.vt
│   ├── work
│   │   ├── a_graycounter
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── alt3pram
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── altaccumulate
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── alt_aeq_s4
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── alt_bidir_buf
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── alt_bidir_diff
│   │   │   ├── _primary.dat
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│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── alt_cal
│   │   │   ├── _primary.dat
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│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── alt_cal_c3gxb
│   │   │   ├── _primary.dat
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│   │   │   ├── _primary.vhd
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│   │   │   └── verilog.psm
│   │   ├── alt_cal_mm
│   │   │   ├── _primary.dat
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│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── altclklock
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
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│   │   │   └── verilog.psm
│   │   ├── altddio_bidir
│   │   │   ├── _primary.dat
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│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── altddio_in
│   │   │   ├── _primary.dat
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│   │   │   └── verilog.psm
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│   │   │   ├── _primary.dat
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│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── alt_dfe
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── altdpram
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── @a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── altera_functions
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── @a@l@t@e@r@a_@m@f_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── @a@l@t@e@r@a_@m@f_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── altera_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── altera_std_synchronizer
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── altera_std_synchronizer_bundle
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── alt_eyemon
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── altfp_mult
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
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│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── alt_inbuf
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── alt_inbuf_diff
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
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│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── alt_iobuf
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── alt_iobuf_diff
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── altlvds_rx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── altlvds_tx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── altmult_accum
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
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│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── altmult_add
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
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│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
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│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── alt_outbuf_diff
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
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│   │   │   └── verilog.psm
│   │   ├── alt_outbuf_tri
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
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│   │   │   └── verilog.psm
│   │   ├── alt_outbuf_tri_diff
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── altparallel_flash_loader
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
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│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── altpll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── altserial_flash_loader
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── altshift_taps
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── altsource_probe
│   │   │   ├── _primary.dat
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│   │   │   └── verilog.psm
│   │   ├── altsqrt
│   │   │   ├── _primary.dat
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│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── altsquare
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── altstratixii_oct
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── altsyncram
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── arm_m_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── arm_n_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── arm_scale_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── carry
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── carry_sum
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cascade
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cda_m_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cda_n_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cda_scale_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── clklock
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_and1
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_and16
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_asmiblock
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_asynch_io
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_b17mux21
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_b5mux21
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_bmux21
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_clkctrl
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_clk_delay_cal_ctrl
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_clk_delay_ctrl
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_crcblock
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_dffe
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_ena_reg
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneiiigl_post_divider
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_io
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_jtag
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_latch
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_lcell_comb
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_lcell_ff
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_mac_data_reg
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_mac_mult
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_mac_mult_internal
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_mac_out
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_mac_sign_reg
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_m_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_mux21
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_mux41
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_n_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_nmux21
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_pll_reg
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── @c@y@c@l@o@n@e@i@i_@p@r@i@m_@d@f@f@e
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── @c@y@c@l@o@n@e@i@i_@p@r@i@m_@d@f@f@e@a@s
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── @c@y@c@l@o@n@e@i@i_@p@r@i@m_@d@f@f@e@a@s_@h@i@g@h
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_ram_block
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_ram_pulse_generator
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_ram_register
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_routing_wire
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── cycloneii_scale_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── dcfifo
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── dcfifo_async
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── dcfifo_dffpipe
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── dcfifo_fefifo
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── dcfifo_low_latency
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── dcfifo_mixed_widths
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── dcfifo_sync
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── dff
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── dffe
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── dffea
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── dffeas
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── dffp
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── dlatch
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── dram16_256
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── dummy_hub
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── exp
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_add_sub_knj
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_add_sub_knj_1
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_add_sub_onj
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_add_sub_onj_1
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_a_dpfifo_no81
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_altsyncram_0ou3
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_altsyncram_1
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_altsyncram_2
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_altsyncram_he72
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_altsyncram_ssf1
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_asj_fft_1dp_ram_fft_121
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_asj_fft_1tdp_rom_fft_121
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_asj_fft_bfp_ctrl_fft_121
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_asj_fft_bfp_i_fft_121
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_asj_fft_bfp_o_fft_121
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_asj_fft_cmult_can_fft_121
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_asj_fft_dataadgen_fft_121
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_asj_fft_dataadgen_fft_121_1
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_asj_fft_data_ram_fft_121
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_asj_fft_dft_bfp_sgl_fft_121
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_asj_fft_in_write_sgl_fft_121
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_asj_fft_m_k_counter_fft_121
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_asj_fft_pround_fft_121
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_asj_fft_pround_fft_121_1
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_asj_fft_pround_fft_121_2
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_asj_fft_pround_fft_121_3
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_asj_fft_si_sose_so_b_fft_121
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_asj_fft_tdl_bit_fft_121
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_asj_fft_tdl_bit_fft_121_1
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_asj_fft_tdl_bit_fft_121_2
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_asj_fft_tdl_bit_fft_121_3
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_asj_fft_tdl_bit_rst_fft_121
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_asj_fft_tdl_bit_rst_fft_121_1
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_asj_fft_tdl_bit_rst_fft_121_2
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_asj_fft_twadsogen_q_fft_121
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_asj_fft_twid_rom_tdp_fft_121
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_asj_fft_unbburst_sose_ctrl_fft_121
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_auk_dspip_avalon_streaming_controller_fft_121
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_auk_dspip_avalon_streaming_sink_fft_121
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_auk_dspip_avalon_streaming_source_fft_121
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_cntr_ao7
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_cntr_tnb
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_cntr_unb
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_@l@p@m_@a@d@d_@s@u@b_1
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_@l@p@m_@a@d@d_@s@u@b_2
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_@l@p@m_@a@d@d_@s@u@b_3
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_@l@p@m_@a@d@d_@s@u@b_4
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_@l@p@m_@m@u@l@t_1
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_@l@p@m_@m@u@l@t_2
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_@l@p@m_@m@u@l@t_3
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_mult_5t01
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_mult_5t01_1
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_mult_9t01
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_scfifo_1
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_scfifo_udh1
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fft256_tb
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── tb.dat
│   │   │   ├── tb.dbs
│   │   │   ├── tb.prw
│   │   │   ├── tb.psm
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── flexible_lvds_rx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── flexible_lvds_tx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── generic_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── global
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── _info
│   │   ├── io_buf_opdrn
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── io_buf_tri
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── jkff
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── jkffe
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── jtag_tap_controller
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── latch
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── lcell
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── lpm_abs
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── lpm_add_sub
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── lpm_and
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── lpm_bipad
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── lpm_bustri
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── lpm_clshift
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── lpm_compare
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── lpm_constant
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── lpm_counter
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── lpm_decode
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── @l@p@m_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── lpm_divide
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── lpm_ff
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── lpm_fifo
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── lpm_fifo_dc
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── lpm_fifo_dc_async
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── lpm_fifo_dc_dffpipe
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── lpm_fifo_dc_fefifo
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── @l@p@m_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── lpm_inpad
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── lpm_inv
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── lpm_latch
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── @l@p@m_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── lpm_mult
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── lpm_mux
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── lpm_or
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── lpm_outpad
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── lpm_ram_dp
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── lpm_ram_dq
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── lpm_ram_io
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── lpm_rom
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── lpm_shiftreg
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── lpm_xor
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── lut_input
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── lut_output
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── @m@f_cycloneiiigl_m_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── @m@f_cycloneiiigl_n_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── @m@f_cycloneiiigl_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── @m@f_cycloneiiigl_scale_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── @m@f_cycloneiii_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── @m@f_pll_reg
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── @m@f_stratixiii_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── @m@f_stratixii_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── @m@f_stratix_pll
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── mult12_12
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── mux21
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── oper_add
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── oper_addsub
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── oper_bus_mux
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── oper_decoder
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── oper_div
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── oper_latch
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── oper_left_shift
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── oper_less_than
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── oper_mod
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── oper_mult
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── oper_mux
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── oper_right_shift
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── oper_rotate_left
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── oper_rotate_right
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── oper_selector
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── opndrn
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── parallel_add
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── pll_iobuf
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── prim_gdff
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── @p@r@i@m_@g@d@f@f_@h@i@g@h
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── @p@r@i@m_@g@d@f@f_@l@o@w
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── prim_gjkff
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── prim_gsrff
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── prim_gtff
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── rom12_256
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── row_global
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── scfifo
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── shifter12_128
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── shifter16_2048
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── shifter16_256
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── shiter16_128
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── signal_gen
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── sld_signaltap
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── sld_virtual_jtag
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── soft
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── srff
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── srffe
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── stratixgx_dpa_lvds_rx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── stratixiii_lvds_rx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── stratixiii_lvds_rx_channel
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── stratixiii_lvds_rx_dpa
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── stratixii_lvds_rx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── stratixii_tx_outclk
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── stratix_lvds_rx
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── stratix_tx_outclk
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── stx_m_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── stx_n_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── stx_scale_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── tff
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── tffe
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── @transform@filter
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── @transform@filter_vlg_tst
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── @t@r@i
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── tri_bus
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── ttn_m_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── ttn_n_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── ttn_scale_cntr
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── _vmake
│   │   └── window_vlg_tst
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   └── work_new
│   ├── a_graycounter
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── alt3pram
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altaccumulate
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── alt_aeq_s4
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── alt_bidir_buf
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── alt_bidir_diff
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── alt_cal
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── alt_cal_c3gxb
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── alt_cal_mm
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altclklock
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altddio_bidir
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altddio_in
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altddio_out
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── alt_dfe
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altdpram
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── @a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altera_functions
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── @a@l@t@e@r@a_@m@f_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── @a@l@t@e@r@a_@m@f_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altera_pll
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altera_std_synchronizer
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altera_std_synchronizer_bundle
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── alt_eyemon
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altfp_mult
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altgxb
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altgxb_8b10b_decoder
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altgxb_8b10b_encoder
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altgxb_comp_fifo
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altgxb_comp_fifo_core
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altgxb_comp_fifo_sm
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altgxb_deskew_fifo
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altgxb_deskew_fifo_rtl
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altgxb_dffe
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altgxb_hssi_divide_by_two
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altgxb_hssi_mux4
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altgxb_hssi_receiver
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altgxb_hssi_rx_serdes
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altgxb_hssi_rx_wal_rtl
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altgxb_hssi_transmitter
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altgxb_hssi_tx_enc_rtl
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altgxb_hssi_tx_serdes
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altgxb_hssi_word_aligner
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altgxb_m_cntr
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altgxb_n_cntr
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altgxb_pll
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altgxb_pll_reg
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── @a@l@t@g@x@b_@p@r@i@m_@d@f@f@e
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altgxb_rx_core
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altgxb_scale_cntr
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altgxb_stratix_pll
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altgxb_tx_core
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altgxb_xgm_dskw_sm
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altgxb_xgm_interface
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altgxb_xgm_reset_block
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altgxb_xgm_rx_sm
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altgxb_xgm_tx_sm
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── alt_inbuf
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── alt_inbuf_diff
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── alt_iobuf
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── alt_iobuf_diff
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altlvds_rx
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altlvds_tx
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altmult_accum
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altmult_add
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── alt_outbuf
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── alt_outbuf_diff
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── alt_outbuf_tri
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── alt_outbuf_tri_diff
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altparallel_flash_loader
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altpll
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altserial_flash_loader
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altshift_taps
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altsource_probe
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altsqrt
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altsquare
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altstratixii_oct
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── altsyncram
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── arm_m_cntr
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── arm_n_cntr
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── arm_scale_cntr
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── carry
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── carry_sum
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cascade
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cda_m_cntr
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cda_n_cntr
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cda_scale_cntr
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── clklock
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiiigl_post_divider
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_and1
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_and16
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_b17mux21
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_b5mux21
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_bmux21
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_clkctrl
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_controller
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_crcblock
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_ddio_oe
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_ddio_out
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_dffe
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_and1
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_and16
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_apfcontroller
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_b17mux21
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_b5mux21
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_bmux21
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_clkctrl
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_crcblock
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_ddio_oe
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_ddio_out
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_dffe
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_ena_reg
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_ff
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_io_ibuf
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_io_obuf
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_io_pad
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_jtag
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_latch
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_lcell_comb
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_mac_data_reg
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_mac_mult
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_mac_mult_internal
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_mac_out
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_mac_sign_reg
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_m_cntr
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_mux21
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_mux41
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_ena_reg
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_n_cntr
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_nmux21
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_oscillator
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_pll
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_pll_reg
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── @c@y@c@l@o@n@e@i@v@e_@p@r@i@m_@d@f@f@e
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── @c@y@c@l@o@n@e@i@v@e_@p@r@i@m_@d@f@f@e@a@s
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── @c@y@c@l@o@n@e@i@v@e_@p@r@i@m_@d@f@f@e@a@s_@h@i@g@h
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_pseudo_diff_out
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_ram_block
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_ram_pulse_generator
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_ram_register
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_routing_wire
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_rublock
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_scale_cntr
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_termination
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_termination_ctrl
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneive_termination_rupdn
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_ff
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_io_ibuf
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_io_obuf
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_io_pad
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_jtag
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_latch
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_lcell_comb
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_mac_data_reg
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_mac_mult
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_mac_mult_internal
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_mac_out
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_mac_sign_reg
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_m_cntr
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_mux21
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_mux41
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_n_cntr
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_nmux21
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_oscillator
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_pll
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_pll_reg
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_post_divider
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── @c@y@c@l@o@n@e@i@v_@p@r@i@m_@d@f@f@e
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── @c@y@c@l@o@n@e@i@v_@p@r@i@m_@d@f@f@e@a@s
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── @c@y@c@l@o@n@e@i@v_@p@r@i@m_@d@f@f@e@a@s_@h@i@g@h
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_pseudo_diff_out
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_ram_block
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_ram_pulse_generator
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_ram_register
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_routing_wire
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_rublock
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_scale_cntr
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_termination
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_termination_ctrl
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── cycloneiv_termination_rupdn
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── dcfifo
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── dcfifo_async
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── dcfifo_dffpipe
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── dcfifo_fefifo
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── dcfifo_low_latency
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── dcfifo_mixed_widths
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── dcfifo_sync
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── deskew_ram_block
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── dff
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── dffe
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── dffea
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── dffeas
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── dffp
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── dlatch
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── dram16_256
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── dummy_hub
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── exp
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_add_sub_knj
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_add_sub_knj_1
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_add_sub_onj
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_add_sub_onj_1
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_a_dpfifo_no81
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_altsyncram_0ou3
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_altsyncram_1
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_altsyncram_2
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_altsyncram_he72
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_altsyncram_ssf1
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_asj_fft_1dp_ram_fft_121
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_asj_fft_1tdp_rom_fft_121
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_asj_fft_bfp_ctrl_fft_121
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_asj_fft_bfp_i_fft_121
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_asj_fft_bfp_o_fft_121
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_asj_fft_cmult_can_fft_121
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_asj_fft_dataadgen_fft_121
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_asj_fft_dataadgen_fft_121_1
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_asj_fft_data_ram_fft_121
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_asj_fft_dft_bfp_sgl_fft_121
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_asj_fft_in_write_sgl_fft_121
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_asj_fft_m_k_counter_fft_121
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_asj_fft_pround_fft_121
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_asj_fft_pround_fft_121_1
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_asj_fft_pround_fft_121_2
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_asj_fft_pround_fft_121_3
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_asj_fft_si_sose_so_b_fft_121
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_asj_fft_tdl_bit_fft_121
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_asj_fft_tdl_bit_fft_121_1
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_asj_fft_tdl_bit_fft_121_2
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_asj_fft_tdl_bit_fft_121_3
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_asj_fft_tdl_bit_rst_fft_121
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_asj_fft_tdl_bit_rst_fft_121_1
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_asj_fft_tdl_bit_rst_fft_121_2
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_asj_fft_twadsogen_q_fft_121
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_asj_fft_twid_rom_tdp_fft_121
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_asj_fft_unbburst_sose_ctrl_fft_121
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_auk_dspip_avalon_streaming_controller_fft_121
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_auk_dspip_avalon_streaming_sink_fft_121
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_auk_dspip_avalon_streaming_source_fft_121
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_cntr_ao7
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_cntr_tnb
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_cntr_unb
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_@l@p@m_@a@d@d_@s@u@b_1
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_@l@p@m_@a@d@d_@s@u@b_2
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_@l@p@m_@a@d@d_@s@u@b_3
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_@l@p@m_@a@d@d_@s@u@b_4
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_@l@p@m_@m@u@l@t_1
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_@l@p@m_@m@u@l@t_2
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_@l@p@m_@m@u@l@t_3
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_mult_5t01
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_mult_5t01_1
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_mult_9t01
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_scfifo_1
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_scfifo_udh1
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft256_tb
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── tb.dat
│   │   ├── tb.dbs
│   │   ├── tb.prw
│   │   ├── tb.psm
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fftfilter
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── flexible_lvds_rx
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── flexible_lvds_tx
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── generic_pll
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── global
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── hssi_quad
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── ifftout
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── _info
│   ├── jkff
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── jkffe
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── jtag_tap_controller
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── latch
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── lcell
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── lpm_abs
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── lpm_add_sub
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── lpm_and
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── lpm_bipad
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── lpm_bustri
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── lpm_clshift
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── lpm_compare
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── lpm_constant
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── lpm_counter
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── lpm_decode
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── @l@p@m_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── lpm_divide
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── lpm_ff
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── lpm_fifo
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── lpm_fifo_dc
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── lpm_fifo_dc_async
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── lpm_fifo_dc_dffpipe
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── lpm_fifo_dc_fefifo
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── @l@p@m_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── lpm_inpad
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── lpm_inv
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── lpm_latch
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── @l@p@m_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── lpm_mult
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── lpm_mux
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── lpm_or
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── lpm_outpad
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── lpm_ram_dp
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── lpm_ram_dq
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── lpm_ram_io
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── lpm_rom
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── lpm_shiftreg
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── lpm_xor
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── lut_input
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── lut_output
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── @m@f_cycloneiiigl_m_cntr
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── @m@f_cycloneiiigl_n_cntr
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── @m@f_cycloneiiigl_pll
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── @m@f_cycloneiiigl_scale_cntr
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── @m@f_cycloneiii_pll
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── @m@f_pll_reg
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── @m@f_stratixiii_pll
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── @m@f_stratixii_pll
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── @m@f_stratix_pll
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── mult12_12
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── opndrn
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── parallel_add
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── pll_iobuf
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── prim_gdff
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── @p@r@i@m_@g@d@f@f_@h@i@g@h
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── @p@r@i@m_@g@d@f@f_@l@o@w
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── prim_gjkff
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── prim_gsrff
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── prim_gtff
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── rom12_256
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── row_global
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── scfifo
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── shifter12_128
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── shifter16_2048
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── shifter16_256
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── shiter16_128
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── signal_gen
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── sld_signaltap
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── sld_virtual_jtag
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── soft
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── srff
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── srffe
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── stratixgx_dpa_lvds_rx
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── stratixiii_lvds_rx
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── stratixiii_lvds_rx_channel
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── stratixiii_lvds_rx_dpa
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── stratixii_lvds_rx
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── stratixii_tx_outclk
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── stratix_lvds_rx
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── stratix_tx_outclk
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── stx_m_cntr
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── stx_n_cntr
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── stx_scale_cntr
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── tff
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── tffe
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── @transform@filter
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── @transform@filter_vlg_tst
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── @t@r@i
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── ttn_m_cntr
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── ttn_n_cntr
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── ttn_scale_cntr
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── _vmake
│   └── window
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── 第六章
│   ├── E6_10_HalfFilterMatlab.M
│   ├── E6_11
│   │   ├── E6_11_hf1.txt
│   │   ├── E6_11_hf2.txt
│   │   ├── E6_11_hf3.txt
│   │   ├── E6_11_hf4.txt
│   │   ├── E6_11_hf5.txt
│   │   ├── E6_11_hf6.txt
│   │   ├── E6_11_HfDesign.m
│   │   ├── E6_11_Int_Sin.txt
│   │   ├── E6_11_NoiseAndCarrier.m
│   │   ├── E6_11_NoiseAndCarrierOut.m
│   │   └── MultiHalfBand
│   │   ├── fir_compiler-library
│   │   │   ├── accum.v
│   │   │   ├── addr_cnt_dn_poly.v
│   │   │   ├── addr_cnt_dn.v
│   │   │   ├── addr_cnt_up.v
│   │   │   ├── at_sink_mod_bin.v
│   │   │   ├── at_sink_mod_par.v
│   │   │   ├── at_sink_mod.v
│   │   │   ├── at_src_mod_par.v
│   │   │   ├── at_src_mod.v
│   │   │   ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│   │   │   ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│   │   │   ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│   │   │   ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
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│   │   │   ├── auk_dspip_fir_accumulator_fir_121.vhd
│   │   │   ├── auk_dspip_fir_adders_fir_121.vhd
│   │   │   ├── auk_dspip_fir_adder_tree_fir_121.vhd
│   │   │   ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│   │   │   ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│   │   │   ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│   │   │   ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│   │   │   ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│   │   │   ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│   │   │   ├── auk_dspip_fir_math_pkg_fir_121.vhd
│   │   │   ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│   │   │   ├── auk_dspip_fir_memory_single_fir_121.vhd
│   │   │   ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│   │   │   ├── auk_dspip_fir_mult_bank_fir_121.vhd
│   │   │   ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│   │   │   ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│   │   │   ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│   │   │   ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│   │   │   ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│   │   │   ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│   │   │   ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│   │   │   ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│   │   │   ├── auk_dspip_lib_pkg_fir_121.vhd
│   │   │   ├── auk_dspip_math_pkg_fir_121.vhd
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│   │   │   ├── coef_in_conv.v
│   │   │   ├── data_cnt_dn_stat.v
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│   │   │   ├── data_sel_dec.v
│   │   │   ├── dat_mm_brg.v
│   │   │   ├── dat_store_c.v
│   │   │   ├── dat_store.v
│   │   │   ├── decoder_we_cen.v
│   │   │   ├── decoder_we.v
│   │   │   ├── delay_cen.v
│   │   │   ├── delay_mul_cen.v
│   │   │   ├── delay_mul.v
│   │   │   ├── delay_mux_mch_odd_mcv.v
│   │   │   ├── delay_mux_mch_odd.v
│   │   │   ├── delay_mux.v
│   │   │   ├── delay_trig_cen.v
│   │   │   ├── delay_trig.v
│   │   │   ├── delay.v
│   │   │   ├── eab_tdl_hc.v
│   │   │   ├── eab_tdl_strat_mram.v
│   │   │   ├── eab_tdl_strat.v
│   │   │   ├── fir_definitions_pkg_fir_121.vhd
│   │   │   ├── lc_store_cen.v
│   │   │   ├── lc_store.v
│   │   │   ├── lc_tdl_strat_cen.v
│   │   │   ├── lc_tdl_strat.v
│   │   │   ├── maccum_cen.v
│   │   │   ├── maccum.v
│   │   │   ├── mac_tl.ocp
│   │   │   ├── mac_tl.v
│   │   │   ├── mcv_ctrl_deci.v
│   │   │   ├── mcv_ctrl_nc.v
│   │   │   ├── mlu_dly1.v
│   │   │   ├── mlu_dly2.v
│   │   │   ├── mlu_inf_1reg_cen.v
│   │   │   ├── mlu_inf_1reg.v
│   │   │   ├── mlu_inf_2reg_cen.v
│   │   │   ├── mlu_inf_2reg.v
│   │   │   ├── mlu_nd_cen.v
│   │   │   ├── mlu_nd_lc.v
│   │   │   ├── mlu_nd.v
│   │   │   ├── mlu.v
│   │   │   ├── mr_acc_ctrl_cen_wr.v
│   │   │   ├── mr_acc_ctrl_wr.v
│   │   │   ├── mr_accum_wr.v
│   │   │   ├── mr_decoder_we_wr.v
│   │   │   ├── mr_del_coef_set.v
│   │   │   ├── mr_dnc_wr.v
│   │   │   ├── mr_lcdelay_wr.v
│   │   │   ├── mr_lcstore_wr.v
│   │   │   ├── mr_lrdy_wr.v
│   │   │   ├── mr_mux_2to1_cen_wr.v
│   │   │   ├── mr_mux_2to1_wr.v
│   │   │   ├── mr_ser_shift_wr.v
│   │   │   ├── mr_upc_reload_wr.v
│   │   │   ├── mr_upc_wr.v
│   │   │   ├── msft_data_reseq_mc.v
│   │   │   ├── msft_data_reseq.v
│   │   │   ├── msft_data.v
│   │   │   ├── msft_lt_128.v
│   │   │   ├── msft_lt_32.v
│   │   │   ├── msft_mcv.v
│   │   │   ├── msft_mem_coef.v
│   │   │   ├── msft_mem_hc.v
│   │   │   ├── msft_mem_mcoef.v
│   │   │   ├── msft_mem_reseq_hc.v
│   │   │   ├── msft_mem_reseq_mcycle.v
│   │   │   ├── msft_mem_reseq.v
│   │   │   ├── msft_mem.v
│   │   │   ├── msft_reseq_mc.v
│   │   │   ├── msft_scv.v
│   │   │   ├── msft.v
│   │   │   ├── mul_add.v
│   │   │   ├── mux_16_cen.v
│   │   │   ├── mux_16.v
│   │   │   ├── mux_2to1_cen.v
│   │   │   ├── mux_2to1_comb.v
│   │   │   ├── mux_2to1.v
│   │   │   ├── mux_nc.v
│   │   │   ├── para_tdl.v
│   │   │   ├── par_ctrl.v
│   │   │   ├── par_ld_ser_tdl_nc.v
│   │   │   ├── par_ld_ser_tdl_wr.v
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│   │   │   ├── poly_mac_ctrl_dec.v
│   │   │   ├── poly_mac_ctrl_int.v
│   │   │   ├── ram_2pt_mram_cen.v
│   │   │   ├── ram_2pt_var_cen_hc.v
│   │   │   ├── ram_2pt_var_cen.v
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│   │   │   ├── ram_lut_cen.v
│   │   │   ├── ram_lut.v
│   │   │   ├── rnd_dat.v
│   │   │   ├── rom_6_lut_r.v
│   │   │   ├── rom_6_lut.v
│   │   │   ├── rom_lut_cen.v
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│   │   │   ├── rom_lut_r.v
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│   │   │   ├── rom_mset_lut.v
│   │   │   ├── sadd_c_cen.v
│   │   │   ├── sadd_cen.v
│   │   │   ├── sadd_c.v
│   │   │   ├── sadd_load.v
│   │   │   ├── sadd_lpm_cen.v
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│   │   │   ├── sadd_reg_top.v
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│   │   │   ├── sadd.v
│   │   │   ├── sat_dat.v
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│   │   │   ├── scale_accum.v
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│   │   │   ├── scale_shft_comb.v
│   │   │   ├── scv_ctrl_deci.v
│   │   │   ├── scv_ctrl.v
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│   │   │   ├── sym_add_ser.v
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│   │   │   ├── tdl_da_lc.v
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│   │   │   ├── trig_buf.v
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│   │   │   ├── u2ssub_cen.v
│   │   │   ├── u2ssub.v
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│   │   ├── hf_1_ast.vhd
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│   ├── E6_7
│   │   ├── E6_7_SigAnalysis.M
│   │   ├── E6_7_SigProduce.M
│   │   ├── SigCIC
│   │   │   ├── incremental_db
│   │   │   │   ├── compiled_partitions
│   │   │   │   │   ├── SigCIC.db_info
│   │   │   │   │   ├── SigCIC.root_partition.cmp.ammdb
│   │   │   │   │   ├── SigCIC.root_partition.cmp.cdb
│   │   │   │   │   ├── SigCIC.root_partition.cmp.dfp
│   │   │   │   │   ├── SigCIC.root_partition.cmp.hdb
│   │   │   │   │   ├── SigCIC.root_partition.cmp.kpt
│   │   │   │   │   ├── SigCIC.root_partition.cmp.rcfdb
│   │   │   │   │   ├── SigCIC.root_partition.map.cdb
│   │   │   │   │   ├── SigCIC.root_partition.map.dpi
│   │   │   │   │   ├── SigCIC.root_partition.map.hbdb.cdb
│   │   │   │   │   ├── SigCIC.root_partition.map.hbdb.hb_info
│   │   │   │   │   ├── SigCIC.root_partition.map.hbdb.hdb
│   │   │   │   │   ├── SigCIC.root_partition.map.hbdb.sig
│   │   │   │   │   ├── SigCIC.root_partition.map.hdb
│   │   │   │   │   └── SigCIC.root_partition.map.kpt
│   │   │   │   └── README
│   │   │   ├── SigCIC.jdi
│   │   │   ├── SigCIC_nativelink_simulation.rpt
│   │   │   ├── SigCIC.qpf
│   │   │   ├── SigCIC.qsf
│   │   │   ├── SigCIC.qws
│   │   │   ├── simulation
│   │   │   │   └── modelsim
│   │   │   │   ├── dsin_in.txt
│   │   │   │   ├── modelsim.ini
│   │   │   │   ├── msim_transcript
│   │   │   │   ├── rtl_work
│   │   │   │   │   ├── _info
│   │   │   │   │   ├── @sig@c@i@c
│   │   │   │   │   │   ├── _primary.dat
│   │   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   │   ├── verilog.prw
│   │   │   │   │   │   └── verilog.psm
│   │   │   │   │   ├── @sig@c@i@c_vlg_tst
│   │   │   │   │   │   ├── _primary.dat
│   │   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   │   ├── verilog.prw
│   │   │   │   │   │   └── verilog.psm
│   │   │   │   │   └── _vmake
│   │   │   │   ├── SigCIC_run_msim_rtl_verilog.do
│   │   │   │   ├── SigCIC_run_msim_rtl_verilog.do.bak
│   │   │   │   ├── SigCIC_run_msim_rtl_verilog.do.bak1
│   │   │   │   ├── SigCIC_run_msim_rtl_verilog.do.bak2
│   │   │   │   ├── SigCIC.vt
│   │   │   │   ├── SigCIC.vt.bak
│   │   │   │   ├── Sout.txt
│   │   │   │   └── vsim.wlf
│   │   │   └── source
│   │   │   ├── SigCIC.v
│   │   │   └── SigCIC.v.bak
│   │   └── sin_in.txt
│   ├── E6_8
│   │   ├── dsin_in.txt
│   │   ├── E6_8_SigAnalysis.M
│   │   ├── E6_8_SigProduce.M
│   │   └── MultCIC
│   │   ├── db
│   │   │   ├── logic_util_heursitic.dat
│   │   │   ├── MultCIC.(0).cnf.cdb
│   │   │   ├── MultCIC.(0).cnf.hdb
│   │   │   ├── MultCIC.(1).cnf.cdb
│   │   │   ├── MultCIC.(1).cnf.hdb
│   │   │   ├── MultCIC.(2).cnf.cdb
│   │   │   ├── MultCIC.(2).cnf.hdb
│   │   │   ├── MultCIC.(3).cnf.cdb
│   │   │   ├── MultCIC.(3).cnf.hdb
│   │   │   ├── MultCIC.asm_labs.ddb
│   │   │   ├── MultCIC.asm.qmsg
│   │   │   ├── MultCIC.asm.rdb
│   │   │   ├── MultCIC.cbx.xml
│   │   │   ├── MultCIC.cmp.bpm
│   │   │   ├── MultCIC.cmp.cdb
│   │   │   ├── MultCIC.cmp.hdb
│   │   │   ├── MultCIC.cmp.idb
│   │   │   ├── MultCIC.cmp.kpt
│   │   │   ├── MultCIC.cmp_merge.kpt
│   │   │   ├── MultCIC.cmp.rdb
│   │   │   ├── MultCIC.cycloneive_io_sim_cache.31um_ff_1200mv_0c_fast.hsd
│   │   │   ├── MultCIC.cycloneive_io_sim_cache.31um_ss_1200mv_0c_slow.hsd
│   │   │   ├── MultCIC.cycloneive_io_sim_cache.31um_ss_1200mv_85c_slow.hsd
│   │   │   ├── MultCIC.db_info
│   │   │   ├── MultCIC.eda.qmsg
│   │   │   ├── MultCIC.fit.qmsg
│   │   │   ├── MultCIC.hier_info
│   │   │   ├── MultCIC.hif
│   │   │   ├── MultCIC.ipinfo
│   │   │   ├── MultCIC.lpc.html
│   │   │   ├── MultCIC.lpc.rdb
│   │   │   ├── MultCIC.lpc.txt
│   │   │   ├── MultCIC.map_bb.cdb
│   │   │   ├── MultCIC.map_bb.hdb
│   │   │   ├── MultCIC.map.bpm
│   │   │   ├── MultCIC.map.cdb
│   │   │   ├── MultCIC.map.hdb
│   │   │   ├── MultCIC.map.kpt
│   │   │   ├── MultCIC.map.qmsg
│   │   │   ├── MultCIC.map.rdb
│   │   │   ├── MultCIC.pre_map.cdb
│   │   │   ├── MultCIC.pre_map.hdb
│   │   │   ├── MultCIC.qns
│   │   │   ├── MultCIC.root_partition.map.reg_db.cdb
│   │   │   ├── MultCIC.routing.rdb
│   │   │   ├── MultCIC.rtlv.hdb
│   │   │   ├── MultCIC.rtlv_sg.cdb
│   │   │   ├── MultCIC.rtlv_sg_swap.cdb
│   │   │   ├── MultCIC.sas
│   │   │   ├── MultCIC.sgdiff.cdb
│   │   │   ├── MultCIC.sgdiff.hdb
│   │   │   ├── MultCIC.sld_design_entry_dsc.sci
│   │   │   ├── MultCIC.sld_design_entry.sci
│   │   │   ├── MultCIC.smart_action.txt
│   │   │   ├── MultCIC.sta_cmp.8_slow_1200mv_85c.tdb
│   │   │   ├── MultCIC.sta.qmsg
│   │   │   ├── MultCIC.sta.rdb
│   │   │   ├── MultCIC.syn_hier_info
│   │   │   ├── MultCIC.tiscmp.fast_1200mv_0c.ddb
│   │   │   ├── MultCIC.tiscmp.fastest_slow_1200mv_0c.ddb
│   │   │   ├── MultCIC.tiscmp.fastest_slow_1200mv_85c.ddb
│   │   │   ├── MultCIC.tiscmp.slow_1200mv_0c.ddb
│   │   │   ├── MultCIC.tiscmp.slow_1200mv_85c.ddb
│   │   │   ├── MultCIC.tis_db_list.ddb
│   │   │   ├── MultCIC.tmw_info
│   │   │   └── MultCIC.vpr.ammdb
│   │   ├── incremental_db
│   │   │   ├── compiled_partitions
│   │   │   │   ├── MultCIC.db_info
│   │   │   │   ├── MultCIC.root_partition.cmp.ammdb
│   │   │   │   ├── MultCIC.root_partition.cmp.cdb
│   │   │   │   ├── MultCIC.root_partition.cmp.dfp
│   │   │   │   ├── MultCIC.root_partition.cmp.hdb
│   │   │   │   ├── MultCIC.root_partition.cmp.kpt
│   │   │   │   ├── MultCIC.root_partition.cmp.rcfdb
│   │   │   │   ├── MultCIC.root_partition.map.cdb
│   │   │   │   ├── MultCIC.root_partition.map.dpi
│   │   │   │   ├── MultCIC.root_partition.map.hbdb.cdb
│   │   │   │   ├── MultCIC.root_partition.map.hbdb.hb_info
│   │   │   │   ├── MultCIC.root_partition.map.hbdb.hdb
│   │   │   │   ├── MultCIC.root_partition.map.hbdb.sig
│   │   │   │   ├── MultCIC.root_partition.map.hdb
│   │   │   │   └── MultCIC.root_partition.map.kpt
│   │   │   └── README
│   │   ├── MultCIC.jdi
│   │   ├── MultCIC_nativelink_simulation.rpt
│   │   ├── MultCIC.qpf
│   │   ├── MultCIC.qsf
│   │   ├── MultCIC.qws
│   │   ├── output_files
│   │   │   ├── MultCIC.asm.rpt
│   │   │   ├── MultCIC.done
│   │   │   ├── MultCIC.eda.rpt
│   │   │   ├── MultCIC.fit.rpt
│   │   │   ├── MultCIC.fit.smsg
│   │   │   ├── MultCIC.fit.summary
│   │   │   ├── MultCIC.flow.rpt
│   │   │   ├── MultCIC.jdi
│   │   │   ├── MultCIC.map.rpt
│   │   │   ├── MultCIC.map.smsg
│   │   │   ├── MultCIC.map.summary
│   │   │   ├── MultCIC.pin
│   │   │   ├── MultCIC.sof
│   │   │   ├── MultCIC.sta.rpt
│   │   │   └── MultCIC.sta.summary
│   │   ├── simulation
│   │   │   └── modelsim
│   │   │   ├── dsin_in.txt
│   │   │   ├── modelsim.ini
│   │   │   ├── msim_transcript
│   │   │   ├── MultCIC_8_1200mv_0c_slow.vo
│   │   │   ├── MultCIC_8_1200mv_0c_v_slow.sdo
│   │   │   ├── MultCIC_8_1200mv_85c_slow.vo
│   │   │   ├── MultCIC_8_1200mv_85c_v_slow.sdo
│   │   │   ├── MultCIC_min_1200mv_0c_fast.vo
│   │   │   ├── MultCIC_min_1200mv_0c_v_fast.sdo
│   │   │   ├── MultCIC_modelsim.xrf
│   │   │   ├── MultCIC_run_msim_rtl_verilog.do
│   │   │   ├── MultCIC_run_msim_rtl_verilog.do.bak
│   │   │   ├── MultCIC_run_msim_rtl_verilog.do.bak1
│   │   │   ├── MultCIC_run_msim_rtl_verilog.do.bak10
│   │   │   ├── MultCIC_run_msim_rtl_verilog.do.bak11
│   │   │   ├── MultCIC_run_msim_rtl_verilog.do.bak2
│   │   │   ├── MultCIC_run_msim_rtl_verilog.do.bak3
│   │   │   ├── MultCIC_run_msim_rtl_verilog.do.bak4
│   │   │   ├── MultCIC_run_msim_rtl_verilog.do.bak5
│   │   │   ├── MultCIC_run_msim_rtl_verilog.do.bak6
│   │   │   ├── MultCIC_run_msim_rtl_verilog.do.bak7
│   │   │   ├── MultCIC_run_msim_rtl_verilog.do.bak8
│   │   │   ├── MultCIC_run_msim_rtl_verilog.do.bak9
│   │   │   ├── MultCIC.sft
│   │   │   ├── MultCIC.vo
│   │   │   ├── MultCIC_v.sdo
│   │   │   ├── MultCIC.vt
│   │   │   ├── MultCIC.vt.bak
│   │   │   ├── rtl_work
│   │   │   │   ├── @comb
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── @decimate
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── _info
│   │   │   │   ├── @integrated
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── @mult@c@i@c
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   ├── @mult@c@i@c_vlg_tst
│   │   │   │   │   ├── _primary.dat
│   │   │   │   │   ├── _primary.dbs
│   │   │   │   │   ├── _primary.vhd
│   │   │   │   │   ├── verilog.prw
│   │   │   │   │   └── verilog.psm
│   │   │   │   └── _vmake
│   │   │   ├── Sout.txt
│   │   │   └── vsim.wlf
│   │   └── source
│   │   ├── Comb.v
│   │   ├── Comb.v.bak
│   │   ├── Decimate.v
│   │   ├── Decimate.v.bak
│   │   ├── halfband_4.xml
│   │   ├── Integrated.v
│   │   ├── Integrated.v.bak
│   │   ├── MultCIC.v
│   │   └── MultCIC.v.bak
│   └── E6_9
│   └── CICIP
│   ├── CicFilter.bsf
│   ├── CicFilter_cic.ocp
│   ├── CicFilter_cic.vhd
│   ├── CicFilter_fir_comp_coeff.m
│   ├── CicFilter.html
│   ├── CicFilter_nativelink.tcl
│   ├── CicFilter.qip
│   ├── CicFilter_quartus.tcl
│   ├── CicFilter_syn.v
│   ├── CicFilter_tb_input.txt
│   ├── CicFilter_tb.v
│   ├── CicFilter.v
│   ├── CicFilter.vo
│   ├── CICIP.jdi
│   ├── CICIP_nativelink_simulation.rpt
│   ├── CICIP.qpf
│   ├── CICIP.qsf
│   ├── CICIP.qws
│   ├── cic-library
│   │   ├── auk_dspip_avalon_streaming_block_sink_cic_121.vhd
│   │   ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_cic_121.vhd
│   │   ├── auk_dspip_avalon_streaming_block_source_cic_121.vhd
│   │   ├── auk_dspip_avalon_streaming_controller_cic_121.vhd
│   │   ├── auk_dspip_avalon_streaming_controller_pe_cic_121.vhd
│   │   ├── auk_dspip_avalon_streaming_sink_cic_121.vhd
│   │   ├── auk_dspip_avalon_streaming_source_cic_121.vhd
│   │   ├── auk_dspip_cic_lib_pkg_cic_121.vhd
│   │   ├── auk_dspip_delay_cic_121.vhd
│   │   ├── auk_dspip_differentiator_cic_121.vhd
│   │   ├── auk_dspip_downsample_cic_121.vhd
│   │   ├── auk_dspip_fastadd_cic_121.vhd
│   │   ├── auk_dspip_fastaddsub_cic_121.vhd
│   │   ├── auk_dspip_integrator_cic_121.vhd
│   │   ├── auk_dspip_lib_pkg_cic_121.vhd
│   │   ├── auk_dspip_math_pkg_cic_121.vhd
│   │   ├── auk_dspip_pipelined_adder_cic_121.vhd
│   │   ├── auk_dspip_roundsat_cic_121.vhd
│   │   ├── auk_dspip_text_pkg_cic_121.vhd
│   │   ├── auk_dspip_upsample_cic_121.vhd
│   │   └── auk_dspip_variable_downsample_cic_121.vhd
│   ├── db
│   │   ├── add_sub_mvi.tdf
│   │   ├── add_sub_n0j.tdf
│   │   ├── a_dpfifo_3s81.tdf
│   │   ├── altsyncram_ksf1.tdf
│   │   ├── CICIP.(0).cnf.cdb
│   │   ├── CICIP.(0).cnf.hdb
│   │   ├── CICIP.(10).cnf.cdb
│   │   ├── CICIP.(10).cnf.hdb
│   │   ├── CICIP.(11).cnf.cdb
│   │   ├── CICIP.(11).cnf.hdb
│   │   ├── CICIP.(12).cnf.cdb
│   │   ├── CICIP.(12).cnf.hdb
│   │   ├── CICIP.(13).cnf.cdb
│   │   ├── CICIP.(13).cnf.hdb
│   │   ├── CICIP.(14).cnf.cdb
│   │   ├── CICIP.(14).cnf.hdb
│   │   ├── CICIP.(15).cnf.cdb
│   │   ├── CICIP.(15).cnf.hdb
│   │   ├── CICIP.(16).cnf.cdb
│   │   ├── CICIP.(16).cnf.hdb
│   │   ├── CICIP.(17).cnf.cdb
│   │   ├── CICIP.(17).cnf.hdb
│   │   ├── CICIP.(18).cnf.cdb
│   │   ├── CICIP.(18).cnf.hdb
│   │   ├── CICIP.(19).cnf.cdb
│   │   ├── CICIP.(19).cnf.hdb
│   │   ├── CICIP.(1).cnf.cdb
│   │   ├── CICIP.(1).cnf.hdb
│   │   ├── CICIP.(20).cnf.cdb
│   │   ├── CICIP.(20).cnf.hdb
│   │   ├── CICIP.(21).cnf.cdb
│   │   ├── CICIP.(21).cnf.hdb
│   │   ├── CICIP.(22).cnf.cdb
│   │   ├── CICIP.(22).cnf.hdb
│   │   ├── CICIP.(23).cnf.cdb
│   │   ├── CICIP.(23).cnf.hdb
│   │   ├── CICIP.(24).cnf.cdb
│   │   ├── CICIP.(24).cnf.hdb
│   │   ├── CICIP.(25).cnf.cdb
│   │   ├── CICIP.(25).cnf.hdb
│   │   ├── CICIP.(26).cnf.cdb
│   │   ├── CICIP.(26).cnf.hdb
│   │   ├── CICIP.(27).cnf.cdb
│   │   ├── CICIP.(27).cnf.hdb
│   │   ├── CICIP.(28).cnf.cdb
│   │   ├── CICIP.(28).cnf.hdb
│   │   ├── CICIP.(29).cnf.cdb
│   │   ├── CICIP.(29).cnf.hdb
│   │   ├── CICIP.(2).cnf.cdb
│   │   ├── CICIP.(2).cnf.hdb
│   │   ├── CICIP.(30).cnf.cdb
│   │   ├── CICIP.(30).cnf.hdb
│   │   ├── CICIP.(31).cnf.cdb
│   │   ├── CICIP.(31).cnf.hdb
│   │   ├── CICIP.(32).cnf.cdb
│   │   ├── CICIP.(32).cnf.hdb
│   │   ├── CICIP.(33).cnf.cdb
│   │   ├── CICIP.(33).cnf.hdb
│   │   ├── CICIP.(34).cnf.cdb
│   │   ├── CICIP.(34).cnf.hdb
│   │   ├── CICIP.(35).cnf.cdb
│   │   ├── CICIP.(35).cnf.hdb
│   │   ├── CICIP.(36).cnf.cdb
│   │   ├── CICIP.(36).cnf.hdb
│   │   ├── CICIP.(37).cnf.cdb
│   │   ├── CICIP.(37).cnf.hdb
│   │   ├── CICIP.(38).cnf.cdb
│   │   ├── CICIP.(38).cnf.hdb
│   │   ├── CICIP.(3).cnf.cdb
│   │   ├── CICIP.(3).cnf.hdb
│   │   ├── CICIP.(4).cnf.cdb
│   │   ├── CICIP.(4).cnf.hdb
│   │   ├── CICIP.(5).cnf.cdb
│   │   ├── CICIP.(5).cnf.hdb
│   │   ├── CICIP.(6).cnf.cdb
│   │   ├── CICIP.(6).cnf.hdb
│   │   ├── CICIP.(7).cnf.cdb
│   │   ├── CICIP.(7).cnf.hdb
│   │   ├── CICIP.(8).cnf.cdb
│   │   ├── CICIP.(8).cnf.hdb
│   │   ├── CICIP.(9).cnf.cdb
│   │   ├── CICIP.(9).cnf.hdb
│   │   ├── CICIP.asm_labs.ddb
│   │   ├── CICIP.asm.qmsg
│   │   ├── CICIP.asm.rdb
│   │   ├── CICIP.autoh_e40e1.map.reg_db.cdb
│   │   ├── CICIP.cbx.xml
│   │   ├── CICIP.cmp.bpm
│   │   ├── CICIP.cmp.cdb
│   │   ├── CICIP.cmp.hdb
│   │   ├── CICIP.cmp.idb
│   │   ├── CICIP.cmp.kpt
│   │   ├── CICIP.cmp_merge.kpt
│   │   ├── CICIP.cmp.rdb
│   │   ├── CICIP.cycloneive_io_sim_cache.31um_ff_1200mv_0c_fast.hsd
│   │   ├── CICIP.cycloneive_io_sim_cache.31um_ss_1200mv_0c_slow.hsd
│   │   ├── CICIP.cycloneive_io_sim_cache.31um_ss_1200mv_85c_slow.hsd
│   │   ├── CICIP.db_info
│   │   ├── CICIP.eda.qmsg
│   │   ├── CICIP.fit.qmsg
│   │   ├── CICIP.hier_info
│   │   ├── CICIP.hif
│   │   ├── CICIP.ipinfo
│   │   ├── CICIP.lpc.html
│   │   ├── CICIP.lpc.rdb
│   │   ├── CICIP.lpc.txt
│   │   ├── CICIP.map_bb.cdb
│   │   ├── CICIP.map_bb.hdb
│   │   ├── CICIP.map.bpm
│   │   ├── CICIP.map.cdb
│   │   ├── CICIP.map.hdb
│   │   ├── CICIP.map.kpt
│   │   ├── CICIP.map.qmsg
│   │   ├── CICIP.map.rdb
│   │   ├── CICIP.nabbo_fd801.map.reg_db.cdb
│   │   ├── CICIP.pre_map.cdb
│   │   ├── CICIP.pre_map.hdb
│   │   ├── CICIP.qns
│   │   ├── CICIP.root_partition.map.reg_db.cdb
│   │   ├── CICIP.routing.rdb
│   │   ├── CICIP.rtlv.hdb
│   │   ├── CICIP.rtlv_sg.cdb
│   │   ├── CICIP.rtlv_sg_swap.cdb
│   │   ├── CICIP.sas
│   │   ├── CICIP.sgdiff.cdb
│   │   ├── CICIP.sgdiff.hdb
│   │   ├── CICIP.sld_design_entry_dsc.sci
│   │   ├── CICIP.sld_design_entry.sci
│   │   ├── CICIP.smart_action.txt
│   │   ├── CICIP.smp_dump.txt
│   │   ├── CICIP.sta_cmp.8_slow_1200mv_85c.tdb
│   │   ├── CICIP.sta.qmsg
│   │   ├── CICIP.sta.rdb
│   │   ├── CICIP.syn_hier_info
│   │   ├── CICIP.tiscmp.fast_1200mv_0c.ddb
│   │   ├── CICIP.tiscmp.fastest_slow_1200mv_0c.ddb
│   │   ├── CICIP.tiscmp.fastest_slow_1200mv_85c.ddb
│   │   ├── CICIP.tiscmp.slow_1200mv_0c.ddb
│   │   ├── CICIP.tiscmp.slow_1200mv_85c.ddb
│   │   ├── CICIP.tis_db_list.ddb
│   │   ├── CICIP.vpr.ammdb
│   │   ├── cmpr_gs8.tdf
│   │   ├── cntr_ao7.tdf
│   │   ├── cntr_tnb.tdf
│   │   ├── cntr_unb.tdf
│   │   ├── logic_util_heursitic.dat
│   │   ├── prev_cmp_CICIP.qmsg
│   │   └── scfifo_ahh1.tdf
│   ├── incremental_db
│   │   ├── compiled_partitions
│   │   │   ├── CICIP.autoh_e40e1.map.cdb
│   │   │   ├── CICIP.autoh_e40e1.map.dpi
│   │   │   ├── CICIP.autoh_e40e1.map.hdb
│   │   │   ├── CICIP.autoh_e40e1.map.kpt
│   │   │   ├── CICIP.db_info
│   │   │   ├── CICIP.nabbo_fd801.map.cdb
│   │   │   ├── CICIP.nabbo_fd801.map.dpi
│   │   │   ├── CICIP.nabbo_fd801.map.hdb
│   │   │   ├── CICIP.nabbo_fd801.map.kpt
│   │   │   ├── CICIP.root_partition.cmp.ammdb
│   │   │   ├── CICIP.root_partition.cmp.cdb
│   │   │   ├── CICIP.root_partition.cmp.dfp
│   │   │   ├── CICIP.root_partition.cmp.hdb
│   │   │   ├── CICIP.root_partition.cmp.kpt
│   │   │   ├── CICIP.root_partition.cmp.rcfdb
│   │   │   ├── CICIP.root_partition.map.cdb
│   │   │   ├── CICIP.root_partition.map.dpi
│   │   │   ├── CICIP.root_partition.map.hbdb.cdb
│   │   │   ├── CICIP.root_partition.map.hbdb.hb_info
│   │   │   ├── CICIP.root_partition.map.hbdb.hdb
│   │   │   ├── CICIP.root_partition.map.hbdb.sig
│   │   │   ├── CICIP.root_partition.map.hdb
│   │   │   └── CICIP.root_partition.map.kpt
│   │   └── README
│   ├── output_files
│   │   ├── CICIP.asm.rpt
│   │   ├── CICIP.done
│   │   ├── CICIP.eda.rpt
│   │   ├── CICIP.fit.rpt
│   │   ├── CICIP.fit.smsg
│   │   ├── CICIP.fit.summary
│   │   ├── CICIP.flow.rpt
│   │   ├── CICIP.jdi
│   │   ├── CICIP.map.rpt
│   │   ├── CICIP.map.summary
│   │   ├── CICIP.pin
│   │   ├── CICIP.sta.rpt
│   │   ├── CICIP.sta.summary
│   │   └── CICIP_time_limited.sof
│   ├── simulation
│   │   └── modelsim
│   │   ├── CICIP_run_msim_rtl_verilog.do
│   │   ├── CICIP_run_msim_rtl_verilog.do.bak
│   │   ├── CICIP_run_msim_rtl_verilog.do.bak1
│   │   ├── CICIP_run_msim_rtl_verilog.do.bak2
│   │   ├── CICIP.vt
│   │   ├── CICIP.vt.bak
│   │   ├── dsin_in.txt
│   │   ├── halfband_2.xml
│   │   ├── modelsim.ini
│   │   ├── msim_transcript
│   │   ├── rtl_work
│   │   │   ├── @cic@filter
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── @c@i@c@i@p
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── @c@i@c@i@p_vlg_tst
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── _info
│   │   │   └── _vmake
│   │   ├── Sout.txt
│   │   └── vsim.wlf
│   └── source
│   ├── CICIP.v
│   └── CICIP.v.bak
└── 第四章
├── E4_1_fir1.m
├── E4_2_Windows.m
├── E4_3_fir2.m
├── E4_4_FilterCompare.m
├── E4_5
│   ├── E4_5_FDATOOL.coe
│   └── E4_5_FDATOOL.fda
├── E4_6
│   ├── E4_6_FilterCoeQuant.m
│   └── E4_6_hf10_14.txt
├── E4_7
│   ├── E4_7_Fir8Serial.M
│   ├── E4_7_NoiseAndCarrier.M
│   ├── E4_7_NoiseAndCarrierOut.M
│   └── FirFullSerial
│   ├── adder.qip
│   ├── FirFullSerial.jdi
│   ├── FirFullSerial_nativelink_simulation.rpt
│   ├── FirFullSerial.qpf
│   ├── FirFullSerial.qsf
│   ├── FirFullSerial.qws
│   ├── FirFullSerial.sdc
│   ├── greybox_tmp
│   │   └── cbx_args.txt
│   ├── incremental_db
│   │   ├── compiled_partitions
│   │   │   ├── FirFullSerial.db_info
│   │   │   ├── FirFullSerial.root_partition.cmp.ammdb
│   │   │   ├── FirFullSerial.root_partition.cmp.cdb
│   │   │   ├── FirFullSerial.root_partition.cmp.dfp
│   │   │   ├── FirFullSerial.root_partition.cmp.hdb
│   │   │   ├── FirFullSerial.root_partition.cmp.kpt
│   │   │   ├── FirFullSerial.root_partition.cmp.rcfdb
│   │   │   ├── FirFullSerial.root_partition.map.cdb
│   │   │   ├── FirFullSerial.root_partition.map.dpi
│   │   │   ├── FirFullSerial.root_partition.map.hbdb.cdb
│   │   │   ├── FirFullSerial.root_partition.map.hbdb.hb_info
│   │   │   ├── FirFullSerial.root_partition.map.hbdb.hdb
│   │   │   ├── FirFullSerial.root_partition.map.hbdb.sig
│   │   │   ├── FirFullSerial.root_partition.map.hdb
│   │   │   └── FirFullSerial.root_partition.map.kpt
│   │   └── README
│   ├── ipcore
│   │   ├── adder_bb.v
│   │   ├── adder.qip
│   │   ├── adder.v
│   │   ├── adder.v.bak
│   │   ├── greybox_tmp
│   │   │   └── cbx_args.txt
│   │   ├── mult_bb.v
│   │   ├── mult.qip
│   │   └── mult.v
│   ├── simulation
│   │   └── modelsim
│   │   ├── E4_7_Bin_noise.txt
│   │   ├── E4_7_Bin_s.txt
│   │   ├── E4_7_Int_noise.txt
│   │   ├── E4_7_Int_s.txt
│   │   ├── E4_7_Noiseout.txt
│   │   ├── E4_7_Sout.txt
│   │   ├── FirFullSerial_8_1200mv_0c_slow.vo
│   │   ├── FirFullSerial_8_1200mv_0c_v_slow.sdo
│   │   ├── FirFullSerial_8_1200mv_85c_slow.vo
│   │   ├── FirFullSerial_8_1200mv_85c_v_slow.sdo
│   │   ├── FirFullSerial_min_1200mv_0c_fast.vo
│   │   ├── FirFullSerial_min_1200mv_0c_v_fast.sdo
│   │   ├── FirFullSerial_modelsim.xrf
│   │   ├── FirFullSerial_run_msim_rtl_verilog.do
│   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak
│   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak1
│   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak10
│   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak11
│   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak2
│   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak3
│   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak4
│   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak5
│   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak6
│   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak7
│   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak8
│   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak9
│   │   ├── FirFullSerial.sft
│   │   ├── FirFullSerial.vo
│   │   ├── FirFullSerial_v.sdo
│   │   ├── FirFullSerial.vt
│   │   ├── FirFullSerial.vt.bak
│   │   ├── modelsim.ini
│   │   ├── msim_transcript
│   │   ├── rtl_work
│   │   │   ├── adder
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── @fir@full@serial
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── @fir@full@serial_vlg_tst
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── _info
│   │   │   ├── mult
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   └── _vmake
│   │   └── vsim.wlf
│   └── source
│   ├── FirFullSerial.v
│   └── FirFullSerial.v.bak
├── E4_8
│   ├── E4_8_Bin_noise.txt
│   ├── E4_8_Bin_s.txt
│   ├── E4_8_Fir8Serial.M
│   ├── E4_8_Int_noise.txt
│   ├── E4_8_Int_s.txt
│   ├── E4_8_NoiseAndCarrier.M
│   ├── E4_8_NoiseAndCarrierOut.M
│   └── FirParallel
│   ├── adder.qip
│   ├── FirFullSerial.asm.rpt
│   ├── FirFullSerial.done
│   ├── FirFullSerial.eda.rpt
│   ├── FirFullSerial.fit.rpt
│   ├── FirFullSerial.fit.smsg
│   ├── FirFullSerial.fit.summary
│   ├── FirFullSerial.flow.rpt
│   ├── FirFullSerial.jdi
│   ├── FirFullSerial.map.rpt
│   ├── FirFullSerial.map.smsg
│   ├── FirFullSerial.map.summary
│   ├── FirFullSerial_nativelink_simulation.rpt
│   ├── FirFullSerial.pin
│   ├── FirFullSerial.qsf
│   ├── FirFullSerial.qws
│   ├── FirFullSerial.sof
│   ├── FirFullSerial.sta.rpt
│   ├── FirFullSerial.sta.summary
│   ├── FirParallel.jdi
│   ├── FirParallel_nativelink_simulation.rpt
│   ├── FirParallel.qpf
│   ├── FirParallel.qsf
│   ├── FirParallel.qws
│   ├── FirParallel.sdc
│   ├── fir.xml
│   ├── greybox_tmp
│   │   └── cbx_args.txt
│   ├── incremental_db
│   │   ├── compiled_partitions
│   │   │   ├── FirFullSerial.db_info
│   │   │   ├── FirFullSerial.root_partition.cmp.ammdb
│   │   │   ├── FirFullSerial.root_partition.cmp.cdb
│   │   │   ├── FirFullSerial.root_partition.cmp.dfp
│   │   │   ├── FirFullSerial.root_partition.cmp.hdb
│   │   │   ├── FirFullSerial.root_partition.cmp.kpt
│   │   │   ├── FirFullSerial.root_partition.cmp.rcfdb
│   │   │   ├── FirFullSerial.root_partition.map.cdb
│   │   │   ├── FirFullSerial.root_partition.map.dpi
│   │   │   ├── FirFullSerial.root_partition.map.hbdb.cdb
│   │   │   ├── FirFullSerial.root_partition.map.hbdb.hb_info
│   │   │   ├── FirFullSerial.root_partition.map.hbdb.hdb
│   │   │   ├── FirFullSerial.root_partition.map.hbdb.sig
│   │   │   ├── FirFullSerial.root_partition.map.hdb
│   │   │   ├── FirFullSerial.root_partition.map.kpt
│   │   │   └── FirParallel.db_info
│   │   └── README
│   ├── ipcore
│   │   ├── adder_bb.v
│   │   ├── adder.qip
│   │   ├── adder.v
│   │   ├── adder.v.bak
│   │   ├── greybox_tmp
│   │   │   └── cbx_args.txt
│   │   ├── mult_bb.v
│   │   ├── mult.qip
│   │   └── mult.v
│   ├── simulation
│   │   └── modelsim
│   │   ├── E4_8_Bin_noise.txt
│   │   ├── E4_8_Bin_s.txt
│   │   ├── E4_8_Int_noise.txt
│   │   ├── E4_8_Int_s.txt
│   │   ├── E4_8_Noiseout.txt
│   │   ├── E4_8_Sout.txt
│   │   ├── FirFullSerial_8_1200mv_0c_slow.vo
│   │   ├── FirFullSerial_8_1200mv_0c_v_slow.sdo
│   │   ├── FirFullSerial_8_1200mv_85c_slow.vo
│   │   ├── FirFullSerial_8_1200mv_85c_v_slow.sdo
│   │   ├── FirFullSerial_min_1200mv_0c_fast.vo
│   │   ├── FirFullSerial_min_1200mv_0c_v_fast.sdo
│   │   ├── FirFullSerial_modelsim.xrf
│   │   ├── FirFullSerial_run_msim_rtl_verilog.do
│   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak
│   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak1
│   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak10
│   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak11
│   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak2
│   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak3
│   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak4
│   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak5
│   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak6
│   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak7
│   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak8
│   │   ├── FirFullSerial_run_msim_rtl_verilog.do.bak9
│   │   ├── FirFullSerial.sft
│   │   ├── FirFullSerial.vo
│   │   ├── FirFullSerial_v.sdo
│   │   ├── FirParallel.vt
│   │   ├── FirParallel__.vt
│   │   ├── FirParallel.vt.bak
│   │   ├── modelsim.ini
│   │   ├── msim_transcript
│   │   ├── rtl_work
│   │   │   ├── @fir@parallel
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── @fir@parallel_vlg_tst
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   ├── _info
│   │   │   ├── mult
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.dbs
│   │   │   │   ├── _primary.vhd
│   │   │   │   ├── verilog.prw
│   │   │   │   └── verilog.psm
│   │   │   └── _vmake
│   │   └── vsim.wlf
│   └── source
│   ├── FirParallel.v
│   ├── FirParallel.v.bak
│   ├── fir.xml
│   ├── greybox_tmp
│   │   └── cbx_args.txt
│   └── mult.qip
└── E4_9
├── E4_7_Fir8Serial.M
├── E4_9_NoiseAndCarrierOut.M
├── FirCoe.txt
└── FirDA
├── fir_ast.vhd
├── fir_bb.v
├── fir.bsf
├── fir_coef_int.txt
├── fir_compiler-library
│   ├── accum.v
│   ├── addr_cnt_dn_poly.v
│   ├── addr_cnt_dn.v
│   ├── addr_cnt_up.v
│   ├── at_sink_mod_bin.v
│   ├── at_sink_mod_par.v
│   ├── at_sink_mod.v
│   ├── at_src_mod_par.v
│   ├── at_src_mod.v
│   ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│   ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│   ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│   ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│   ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│   ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│   ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│   ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│   ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│   ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│   ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│   ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│   ├── auk_dspip_delay_fir_121.vhd
│   ├── auk_dspip_fast_accumulator_fir_121.vhd
│   ├── auk_dspip_fastadd_fir_121.vhd
│   ├── auk_dspip_fastaddsub_fir_121.vhd
│   ├── auk_dspip_fifo_pfc_fir_121.vhd
│   ├── auk_dspip_fir_accumulator_fir_121.vhd
│   ├── auk_dspip_fir_adders_fir_121.vhd
│   ├── auk_dspip_fir_adder_tree_fir_121.vhd
│   ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│   ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│   ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│   ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│   ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│   ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│   ├── auk_dspip_fir_math_pkg_fir_121.vhd
│   ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│   ├── auk_dspip_fir_memory_single_fir_121.vhd
│   ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│   ├── auk_dspip_fir_mult_bank_fir_121.vhd
│   ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│   ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│   ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│   ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│   ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│   ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│   ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│   ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│   ├── auk_dspip_lib_pkg_fir_121.vhd
│   ├── auk_dspip_math_pkg_fir_121.vhd
│   ├── auk_dspip_pfc_fir_121.vhd
│   ├── auk_dspip_pipelined_adder_fir_121.vhd
│   ├── auk_dspip_roundsat_fir_121.vhd
│   ├── auk_dspip_text_pkg_fir_121.vhd
│   ├── coef_in_conv.v
│   ├── data_cnt_dn_stat.v
│   ├── data_cnt_up.v
│   ├── data_sel_dec.v
│   ├── dat_mm_brg.v
│   ├── dat_store_c.v
│   ├── dat_store.v
│   ├── decoder_we_cen.v
│   ├── decoder_we.v
│   ├── delay_cen.v
│   ├── delay_mul_cen.v
│   ├── delay_mul.v
│   ├── delay_mux_mch_odd_mcv.v
│   ├── delay_mux_mch_odd.v
│   ├── delay_mux.v
│   ├── delay_trig_cen.v
│   ├── delay_trig.v
│   ├── delay.v
│   ├── eab_tdl_hc.v
│   ├── eab_tdl_strat_mram.v
│   ├── eab_tdl_strat.v
│   ├── fir_definitions_pkg_fir_121.vhd
│   ├── lc_store_cen.v
│   ├── lc_store.v
│   ├── lc_tdl_strat_cen.v
│   ├── lc_tdl_strat.v
│   ├── maccum_cen.v
│   ├── maccum.v
│   ├── mac_tl.ocp
│   ├── mac_tl.v
│   ├── mcv_ctrl_deci.v
│   ├── mcv_ctrl_nc.v
│   ├── mlu_dly1.v
│   ├── mlu_dly2.v
│   ├── mlu_inf_1reg_cen.v
│   ├── mlu_inf_1reg.v
│   ├── mlu_inf_2reg_cen.v
│   ├── mlu_inf_2reg.v
│   ├── mlu_nd_cen.v
│   ├── mlu_nd_lc.v
│   ├── mlu_nd.v
│   ├── mlu.v
│   ├── mr_acc_ctrl_cen_wr.v
│   ├── mr_acc_ctrl_wr.v
│   ├── mr_accum_wr.v
│   ├── mr_decoder_we_wr.v
│   ├── mr_del_coef_set.v
│   ├── mr_dnc_wr.v
│   ├── mr_lcdelay_wr.v
│   ├── mr_lcstore_wr.v
│   ├── mr_lrdy_wr.v
│   ├── mr_mux_2to1_cen_wr.v
│   ├── mr_mux_2to1_wr.v
│   ├── mr_ser_shift_wr.v
│   ├── mr_upc_reload_wr.v
│   ├── mr_upc_wr.v
│   ├── msft_data_reseq_mc.v
│   ├── msft_data_reseq.v
│   ├── msft_data.v
│   ├── msft_lt_128.v
│   ├── msft_lt_32.v
│   ├── msft_mcv.v
│   ├── msft_mem_coef.v
│   ├── msft_mem_hc.v
│   ├── msft_mem_mcoef.v
│   ├── msft_mem_reseq_hc.v
│   ├── msft_mem_reseq_mcycle.v
│   ├── msft_mem_reseq.v
│   ├── msft_mem.v
│   ├── msft_reseq_mc.v
│   ├── msft_scv.v
│   ├── msft.v
│   ├── mul_add.v
│   ├── mux_16_cen.v
│   ├── mux_16.v
│   ├── mux_2to1_cen.v
│   ├── mux_2to1_comb.v
│   ├── mux_2to1.v
│   ├── mux_nc.v
│   ├── para_tdl.v
│   ├── par_ctrl.v
│   ├── par_ld_ser_tdl_nc.v
│   ├── par_ld_ser_tdl_wr.v
│   ├── pll_fir.v
│   ├── poly_mac_ctrl_dec.v
│   ├── poly_mac_ctrl_int.v
│   ├── ram_2pt_mram_cen.v
│   ├── ram_2pt_var_cen_hc.v
│   ├── ram_2pt_var_cen.v
│   ├── ram_2pt_var.v
│   ├── ram_inf.v
│   ├── ram_lut_cen.v
│   ├── ram_lut.v
│   ├── rnd_dat.v
│   ├── rom_6_lut_r.v
│   ├── rom_6_lut.v
│   ├── rom_lut_cen.v
│   ├── rom_lut_r_cen.v
│   ├── rom_lut_r.v
│   ├── rom_lut.v
│   ├── rom_mset_lut_r_cen.v
│   ├── rom_mset_lut_r_cen_wr.v
│   ├── rom_mset_lut_r.v
│   ├── rom_mset_lut_r_wr.v
│   ├── rom_mset_lut.v
│   ├── sadd_c_cen.v
│   ├── sadd_cen.v
│   ├── sadd_c.v
│   ├── sadd_load.v
│   ├── sadd_lpm_cen.v
│   ├── sadd_lpm_reg_top_cen.v
│   ├── sadd_lpm.v
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│   ├── sadd_reg_top.v
│   ├── sadd_sub.v
│   ├── sadd.v
│   ├── sat_dat.v
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│   ├── scale_accum.v
│   ├── scale_shft_comb_cen.v
│   ├── scale_shft_comb.v
│   ├── scv_ctrl_deci.v
│   ├── scv_ctrl.v
│   ├── ser_ctrl_cen.v
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│   ├── ser_shft.v
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│   ├── sgn_ext.v
│   ├── shift_in.v
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│   ├── ssub_cen.v
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│   ├── ssub_lpm.v
│   ├── ssub.v
│   ├── sym_add_ser_cen.v
│   ├── sym_add_ser.v
│   ├── sym_sub_ser_cen.v
│   ├── tdl_da_lc.v
│   ├── trig_buf_l.v
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│   ├── trig_buf.v
│   ├── tsadd_c_cen.v
│   ├── tsadd_cen.v
│   ├── tsadd_c.v
│   ├── tsadd_lpm_cen.v
│   ├── tsadd_lpm_reg_top_cen.v
│   ├── tsadd_lpm.v
│   ├── tsadd_reg_top_cen.v
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│   ├── u2ssub_cen.v
│   ├── u2ssub.v
│   ├── uadd_cen.v
│   ├── uadd.v
│   └── wr_en_gen.v
├── fir_constraints.tcl
├── fir.html
├── fir_input.txt
├── fir_ip
│   ├── altera_avalon_sc_fifo.v
│   ├── auk_dspip_avalon_streaming_controller_hpfir.vhd
│   ├── auk_dspip_avalon_streaming_sink_hpfir.vhd
│   ├── auk_dspip_avalon_streaming_source_hpfir.vhd
│   ├── auk_dspip_lib_pkg_hpfir.vhd
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│   ├── dspba_library_package.vhd
│   ├── dspba_library.vhd
│   ├── fir_ip_0002_ast.vhd
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│   └── fir_ip_0002.vhd
├── fir_ip.bsf
├── fir_ip.cmp
├── FirIPDa.jdi
├── FirIPDa_nativelink_simulation.rpt
├── FirIPDa.qpf
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├── FirIPDa.sdc
├── fir_ip.qip
├── fir_ip_sim
│   ├── aldec
│   │   └── rivierapro_setup.tcl
│   ├── altera_avalon_sc_fifo.v
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│   ├── cadence
│   │   ├── cds.lib
│   │   ├── hdl.var
│   │   └── ncsim_setup.sh
│   ├── dspba_library_package.vhd
│   ├── dspba_library.vhd
│   ├── fir_ip_ast.vhd
│   ├── fir_ip_coef_int.txt
│   ├── fir_ip_input.txt
│   ├── fir_ip_mlab.m
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│   ├── fir_ip_nativelink.tcl
│   ├── fir_ip_param.txt
│   ├── fir_ip_rtl.vhd
│   ├── fir_ip_tb.vhd
│   ├── fir_ip.vhd
│   ├── mentor
│   │   └── msim_setup.tcl
│   └── synopsys
│   └── vcsmx
│   ├── synopsys_sim.setup
│   └── vcsmx_setup.sh
├── fir_ip.sip
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├── fir_mlab.m
├── fir_model.m
├── fir_msim.tcl
├── fir_nativelink.tcl
├── fir_param.txt
├── fir_par_ast.vhd
├── fir_par_bb.v
├── fir_par.bsf
├── fir_par_coef_int.txt
├── fir_par_constraints.tcl
├── fir_par.html
├── fir_par_input.txt
├── fir_par_mlab.m
├── fir_par_model.m
├── fir_par_msim.tcl
├── fir_par_nativelink.tcl
├── fir_par_param.txt
├── fir_par.qip
├── fir_par_silent_param.txt
├── fir_par_st.v
├── fir_par.v
├── fir_par.vec
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├── fir.qip
├── fir_silent_param.txt
├── fir_st.v
├── fir.v
├── fir.vec
├── fir.vo
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│   └── README
├── simulation
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│   ├── E4_9_Bin_noise.txt
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│   └── vsim.wlf
├── source
│   ├── FirIPDa.v
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