Verilog实现示波器

【实例简介】
基于Xilinx vivado工具开发。运行平台：Digilent Basys3开发板，运行tcl文件即可完成工程的综合、布线、bit生成。
【实例截图】
【核心代码】
e9753f16-37fb-4520-89c5-646921664743
└── Oscilloscope
├── readme.txt
├── Ready_for_download
│   └── B3_OSC_download.bit
└── Src
├── Constraint
│   └── oscilloscope.xdc
├── HDL_source
│   ├── char_rom_mapping.v
│   ├── clock
│   │   └── clock.xci
│   ├── clock_control.v
│   ├── debounce_0
│   │   ├── debounce_0.dcp
│   │   ├── debounce_0_funcsim.v
│   │   ├── debounce_0_funcsim.vhdl
│   │   ├── debounce_0_stub.v
│   │   ├── debounce_0_stub.vhdl
│   │   ├── debounce_0.veo
│   │   ├── debounce_0.xci
│   │   ├── debounce_0.xml
│   │   ├── sim
│   │   │   └── debounce_0.v
│   │   ├── sim_1
│   │   │   └── new
│   │   │   └── debounce_tb.v
│   │   ├── sources_1
│   │   │   └── new
│   │   │   └── debounce.v
│   │   └── synth
│   │   └── debounce_0.v
│   ├── Fre_Calculate.v
│   ├── Fre_Vopp_mapping_rom.v
│   ├── IP_Catalog
│   │   ├── XUP_debounce_1.0
│   │   │   ├── component.xml
│   │   │   ├── sim_1
│   │   │   │   └── new
│   │   │   │   └── debounce_tb.v
│   │   │   ├── sources_1
│   │   │   │   └── new
│   │   │   │   └── debounce.v
│   │   │   └── xgui
│   │   │   └── debounce_v1_0.tcl
│   │   ├── XUP_debounce_1.0.zip
│   │   ├── XUP_vga_1.0
│   │   │   ├── component.xml
│   │   │   ├── vga.v
│   │   │   └── xgui
│   │   │   └── vga_v1_0.tcl
│   │   ├── XUP_vga_1.0.zip
│   │   ├── XUP_xadc_1.0
│   │   │   ├── component.xml
│   │   │   ├── ip
│   │   │   │   └── xadc_wiz_0
│   │   │   │   └── xadc_wiz_0.xci
│   │   │   ├── new
│   │   │   │   └── xadc.v
│   │   │   └── xgui
│   │   │   └── xadc_v1_0.tcl
│   │   └── XUP_xadc_1.0.zip
│   ├── OSC_top.v
│   ├── trigger.v
│   ├── vga_0
│   │   ├── sim
│   │   │   └── vga_0.v
│   │   ├── synth
│   │   │   └── vga_0.v
│   │   ├── vga_0.dcp
│   │   ├── vga_0_funcsim.v
│   │   ├── vga_0_funcsim.vhdl
│   │   ├── vga_0_stub.v
│   │   ├── vga_0_stub.vhdl
│   │   ├── vga_0.veo
│   │   ├── vga_0.xci
│   │   ├── vga_0.xml
│   │   └── vga.v
│   ├── vga_initials.v
│   ├── waveform_mapping_rom.v
│   ├── waveform_ram.v
│   └── xadc_0
│   ├── ip
│   │   └── xadc_wiz_0
│   │   ├── xadc_wiz_0
│   │   │   └── simulation
│   │   │   ├── functional
│   │   │   │   └── design.txt
│   │   │   └── timing
│   │   │   └── design.txt
│   │   ├── xadc_wiz_0_ooc.xdc
│   │   ├── xadc_wiz_0.v
│   │   ├── xadc_wiz_0.xci
│   │   ├── xadc_wiz_0.xdc
│   │   └── xadc_wiz_0.xml
│   ├── new
│   │   └── xadc.v
│   ├── sim
│   │   └── xadc_0.v
│   ├── synth
│   │   └── xadc_0.v
│   ├── xadc_0.dcp
│   ├── xadc_0_funcsim.v
│   ├── xadc_0_funcsim.vhdl
│   ├── xadc_0_stub.v
│   ├── xadc_0_stub.vhdl
│   ├── xadc_0.veo
│   ├── xadc_0.xci
│   └── xadc_0.xml
├── prj
│   ├── Oscilloscope.cache
│   │   └── wt
│   │   ├── java_command_handlers.wdf
│   │   ├── synthesis_details.wdf
│   │   ├── synthesis.wdf
│   │   └── webtalk_pa.xml
│   ├── Oscilloscope.runs
│   │   ├── clock_synth_1
│   │   │   ├── clock.dcp
│   │   │   ├── clock.tcl
│   │   │   ├── clock_utilization_synth.pb
│   │   │   ├── clock_utilization_synth.rpt
│   │   │   ├── clock.vds
│   │   │   ├── dont_touch.xdc
│   │   │   ├── gen_run.xml
│   │   │   ├── htr.txt
│   │   │   ├── ISEWrap.js
│   │   │   ├── ISEWrap.sh
│   │   │   ├── rundef.js
│   │   │   ├── runme.bat
│   │   │   ├── runme.log
│   │   │   ├── runme.sh
│   │   │   ├── vivado.jou
│   │   │   └── vivado.pb
│   │   ├── impl_1
│   │   │   ├── gen_run.xml
│   │   │   ├── htr.txt
│   │   │   ├── init_design.pb
│   │   │   ├── ISEWrap.js
│   │   │   ├── ISEWrap.sh
│   │   │   ├── opt_design.pb
│   │   │   ├── OSC_top.bit
│   │   │   ├── OSC_top_clock_utilization_placed.rpt
│   │   │   ├── OSC_top_control_sets_placed.rpt
│   │   │   ├── OSC_top_drc_opted.rpt
│   │   │   ├── OSC_top_drc_routed.pb
│   │   │   ├── OSC_top_drc_routed.rpt
│   │   │   ├── OSC_top_io_placed.rpt
│   │   │   ├── OSC_top_opt.dcp
│   │   │   ├── OSC_top_placed.dcp
│   │   │   ├── OSC_top_power_routed.rpt
│   │   │   ├── OSC_top_power_summary_routed.pb
│   │   │   ├── OSC_top_routed.dcp
│   │   │   ├── OSC_top_route_status.pb
│   │   │   ├── OSC_top_route_status.rpt
│   │   │   ├── OSC_top.tcl
│   │   │   ├── OSC_top_timing_summary_routed.rpt
│   │   │   ├── OSC_top_timing_summary_routed.rpx
│   │   │   ├── OSC_top_utilization_placed.pb
│   │   │   ├── OSC_top_utilization_placed.rpt
│   │   │   ├── OSC_top.vdi
│   │   │   ├── place_design.pb
│   │   │   ├── project.wdf
│   │   │   ├── route_design.pb
│   │   │   ├── rundef.js
│   │   │   ├── runme.bat
│   │   │   ├── runme.log
│   │   │   ├── runme.sh
│   │   │   ├── usage_statistics_webtalk.html
│   │   │   ├── usage_statistics_webtalk.xml
│   │   │   ├── vivado.jou
│   │   │   ├── vivado.pb
│   │   │   └── write_bitstream.pb
│   │   └── synth_1
│   │   ├── dont_touch.xdc
│   │   ├── gen_run.xml
│   │   ├── htr.txt
│   │   ├── ISEWrap.js
│   │   ├── ISEWrap.sh
│   │   ├── OSC_top.dcp
│   │   ├── OSC_top.tcl
│   │   ├── OSC_top_utilization_synth.pb
│   │   ├── OSC_top_utilization_synth.rpt
│   │   ├── OSC_top.vds
│   │   ├── project.wdf
│   │   ├── rundef.js
│   │   ├── runme.bat
│   │   ├── runme.log
│   │   ├── runme.sh
│   │   ├── vivado.jou
│   │   └── vivado.pb
│   ├── Oscilloscope.srcs
│   │   ├── constrs_1
│   │   │   └── imports
│   │   │   └── Constraint
│   │   │   └── oscilloscope.xdc
│   │   └── sources_1
│   │   ├── imports
│   │   │   └── HDL_source
│   │   │   ├── char_rom_mapping.v
│   │   │   ├── clock_control.v
│   │   │   ├── Fre_Calculate.v
│   │   │   ├── Fre_Vopp_mapping_rom.v
│   │   │   ├── OSC_top.v
│   │   │   ├── trigger.v
│   │   │   ├── vga_initials.v
│   │   │   ├── waveform_mapping_rom.v
│   │   │   └── waveform_ram.v
│   │   └── ip
│   │   ├── clock
│   │   │   ├── clock_board.xdc
│   │   │   ├── clock_clk_wiz.v
│   │   │   ├── clock.dcp
│   │   │   ├── clock_funcsim.v
│   │   │   ├── clock_funcsim.vhdl
│   │   │   ├── clock_ooc.xdc
│   │   │   ├── clock_stub.v
│   │   │   ├── clock_stub.vhdl
│   │   │   ├── clock.v
│   │   │   ├── clock.xci
│   │   │   ├── clock.xdc
│   │   │   └── clock.xml
│   │   ├── debounce_0
│   │   │   ├── debounce_0.dcp
│   │   │   ├── debounce_0_funcsim.v
│   │   │   ├── debounce_0_funcsim.vhdl
│   │   │   ├── debounce_0_stub.v
│   │   │   ├── debounce_0_stub.vhdl
│   │   │   ├── debounce_0.veo
│   │   │   ├── debounce_0.xci
│   │   │   ├── debounce_0.xml
│   │   │   ├── sim
│   │   │   │   └── debounce_0.v
│   │   │   ├── sim_1
│   │   │   │   └── new
│   │   │   │   └── debounce_tb.v
│   │   │   ├── sources_1
│   │   │   │   └── new
│   │   │   │   └── debounce.v
│   │   │   └── synth
│   │   │   └── debounce_0.v
│   │   ├── vga_0
│   │   │   ├── sim
│   │   │   │   └── vga_0.v
│   │   │   ├── synth
│   │   │   │   └── vga_0.v
│   │   │   ├── vga_0.dcp
│   │   │   ├── vga_0_funcsim.v
│   │   │   ├── vga_0_funcsim.vhdl
│   │   │   ├── vga_0_stub.v
│   │   │   ├── vga_0_stub.vhdl
│   │   │   ├── vga_0.veo
│   │   │   ├── vga_0.xci
│   │   │   ├── vga_0.xml
│   │   │   └── vga.v
│   │   └── xadc_0
│   │   ├── ip
│   │   │   └── xadc_wiz_0
│   │   │   ├── xadc_wiz_0
│   │   │   │   └── simulation
│   │   │   │   ├── functional
│   │   │   │   │   └── design.txt
│   │   │   │   └── timing
│   │   │   │   └── design.txt
│   │   │   ├── xadc_wiz_0_ooc.xdc
│   │   │   ├── xadc_wiz_0.v
│   │   │   ├── xadc_wiz_0.xci
│   │   │   ├── xadc_wiz_0.xdc
│   │   │   └── xadc_wiz_0.xml
│   │   ├── new
│   │   │   └── xadc.v
│   │   ├── sim
│   │   │   └── xadc_0.v
│   │   ├── synth
│   │   │   └── xadc_0.v
│   │   ├── xadc_0.dcp
│   │   ├── xadc_0_funcsim.v
│   │   ├── xadc_0_funcsim.vhdl
│   │   ├── xadc_0_stub.v
│   │   ├── xadc_0_stub.vhdl
│   │   ├── xadc_0.veo
│   │   ├── xadc_0.xci
│   │   └── xadc_0.xml
│   └── Oscilloscope.xpr
└── Tcl
└── Oscilloscope.tcl

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