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AES算法采用verilog硬件实现

一般编程问题

下载此实例
  • 开发语言:Others
  • 实例大小:50.61M
  • 下载次数:21
  • 浏览次数:424
  • 发布时间:2021-01-29
  • 实例类别:一般编程问题
  • 发 布 人:好学IT男
  • 文件格式:.zip
  • 所需积分:2
 

实例介绍

【实例简介】
verilog实现AES加密和解密算法,可以移植到任何FPGA平台上面,具有良好的通用性,并且有C语言和Python的验证程序,非常的好!
【实例截图】
【核心代码】
508be1b0-ea9c-44f4-aee0-4559012ab36a
└── aes-master
├── LICENSE
├── README.md
├── src
│   ├── aes_c
│   │   ├── aes_c.c
│   │   └── a.out
│   ├── db
│   │   ├── sc_max.db
│   │   ├── sc_min.db
│   │   └── sc.sdb
│   ├── model
│   │   └── python
│   │   ├── aes_key_gen.py
│   │   ├── aes.py
│   │   └── rcon.py
│   ├── rtl
│   │   ├── aes_core.v
│   │   ├── aes_decipher_block.v
│   │   ├── aes_encipher_block.v
│   │   ├── aes_inv_sbox.v
│   │   ├── aes_key_mem.v
│   │   ├── aes_sbox.v
│   │   └── aes.v
│   ├── simc
│   │   ├── Modify_SDF_2_1.pl
│   │   ├── smic13_ff.db
│   │   ├── smic13_ff.lib
│   │   ├── smic13_ss.db
│   │   ├── smic13_ss.lib
│   │   ├── smic13_tt.db
│   │   ├── smic13_tt.lib
│   │   └── smic13.v
│   ├── syn
│   │   ├── command.log
│   │   ├── default.svf
│   │   ├── digit.tcl
│   │   ├── filenames.log
│   │   ├── makefile
│   │   ├── mapped
│   │   │   ├── aes_netlist.v
│   │   │   └── aes.sdf
│   │   ├── result_aes
│   │   │   ├── check_design.log
│   │   │   └── check_timing.log
│   │   ├── rpt_aes
│   │   │   ├── aes.area_rpt
│   │   │   ├── aes.constraint_rpt
│   │   │   └── aes.timing_rpt
│   │   └── WORK
│   │   ├── AES_CORE.mr
│   │   ├── aes_core-verilog.pvl
│   │   ├── aes_core-verilog.syn
│   │   ├── AES_DECIPHER_BLOCK.mr
│   │   ├── aes_decipher_block-verilog.pvl
│   │   ├── aes_decipher_block-verilog.syn
│   │   ├── AES_ENCIPHER_BLOCK.mr
│   │   ├── aes_encipher_block-verilog.pvl
│   │   ├── aes_encipher_block-verilog.syn
│   │   ├── AES_INV_SBOX.mr
│   │   ├── aes_inv_sbox-verilog.pvl
│   │   ├── aes_inv_sbox-verilog.syn
│   │   ├── AES_KEY_MEM.mr
│   │   ├── aes_key_mem-verilog.pvl
│   │   ├── aes_key_mem-verilog.syn
│   │   ├── AES.mr
│   │   ├── AES_SBOX.mr
│   │   ├── aes_sbox-verilog.pvl
│   │   ├── aes_sbox-verilog.syn
│   │   ├── aes-verilog.pvl
│   │   └── aes-verilog.syn
│   └── tb
│   ├── compiler.log
│   ├── csrc
│   │   ├── _16830_archive_1.so
│   │   ├── _18389_archive_1.so
│   │   ├── _19009_archive_1.so
│   │   ├── _19810_archive_1.so
│   │   ├── amcQwB.o
│   │   ├── archive.3
│   │   │   ├── _19810_archive_1.a
│   │   │   └── _19810_archive_1.a.info
│   │   ├── cgincr.sdb
│   │   ├── cginfo.json
│   │   ├── cgproc.19810.json
│   │   ├── filelist
│   │   ├── filelist.cu
│   │   ├── filelist.dpi
│   │   ├── filelist.hsopt
│   │   ├── filelist.hsopt.llvm2_0.objs
│   │   ├── filelist.hsopt.objs
│   │   ├── filelist.pli
│   │   ├── hsim
│   │   │   └── hsim.sdb
│   │   ├── import_dpic.h
│   │   ├── Makefile
│   │   ├── Makefile.hsopt
│   │   ├── objs
│   │   │   ├── a
│   │   │   │   └── amcQw_d.o
│   │   │   ├── amcQw_d.o
│   │   │   └── udps
│   │   │   ├── CjLsY.o
│   │   │   ├── Cpxa2.o
│   │   │   ├── D2wHf.o
│   │   │   ├── exIG1.o
│   │   │   ├── gSqMj.o
│   │   │   ├── IEZrF.o
│   │   │   ├── U7Vwg.o
│   │   │   ├── uYEPC.o
│   │   │   ├── vCfas.o
│   │   │   └── zL3We.o
│   │   ├── pre.cgincr.sdb
│   │   ├── _prev_archive_1.so
│   │   ├── _prev_cginfo.json
│   │   ├── product_timestamp
│   │   ├── rmapats.c
│   │   ├── rmapats.h
│   │   ├── rmapats.m
│   │   ├── rmapats_mop.o
│   │   ├── rmapats.o
│   │   ├── rmar0.h
│   │   ├── rmar.c
│   │   ├── rmar.h
│   │   ├── rmar_llvm_0_0.o
│   │   ├── rmar_llvm_0_1.o
│   │   ├── rmar.o
│   │   └── SIM_l.o
│   ├── DVEfiles
│   │   ├── dve_gui.log
│   │   ├── dve_gui.log.sml
│   │   ├── dve_history.log
│   │   ├── dve_qtwarnings.log
│   │   └── session.tcl
│   ├── filelist.f
│   ├── interface.sv
│   ├── makefile
│   ├── simv
│   ├── simv.daidir
│   │   ├── _16830_archive_1.so
│   │   ├── _18389_archive_1.so
│   │   ├── _19009_archive_1.so
│   │   ├── _19810_archive_1.so
│   │   ├── binmap.sdb
│   │   ├── build_db
│   │   ├── cc
│   │   │   ├── cc_bcode.db
│   │   │   └── cc_dummy_file
│   │   ├── cgname.json
│   │   ├── covg_defs
│   │   ├── _csrc0.so
│   │   ├── debug_dump
│   │   │   ├── dumpcheck.db
│   │   │   ├── dve_debug.db.gz
│   │   │   ├── fsearch
│   │   │   │   ├── check_fsearch_db
│   │   │   │   ├── fsearch.stat
│   │   │   │   ├── idents_fIzU3U.xml.gz
│   │   │   │   └── idents_tapi.xml.gz
│   │   │   ├── HsimSigOptDb.sdb
│   │   │   ├── src_files_verilog
│   │   │   ├── topmodules
│   │   │   └── vir.sdb
│   │   ├── eblklvl.db
│   │   ├── elabmoddb.sdb
│   │   ├── external_functions
│   │   ├── hslevel_callgraph.sdb
│   │   ├── hslevel_level.sdb
│   │   ├── hslevel_rtime_level.sdb
│   │   ├── nsparam.dat
│   │   ├── pcxpxmr.dat
│   │   ├── _prev_archive_1.so
│   │   ├── prof.sdb
│   │   ├── rmapats.dat
│   │   ├── saifNetInfo.db
│   │   ├── simv.kdb
│   │   ├── stitch_nsparam.dat
│   │   ├── tt.sdb
│   │   ├── vcselab_master_hsim_elabout.db
│   │   ├── vcselab_misc_hil_stmts.db
│   │   ├── vcselab_misc_hsdef.db
│   │   ├── vcselab_misc_hsim_elab.db
│   │   ├── vcselab_misc_hsim_fegate.db
│   │   ├── vcselab_misc_hsim_lvl.db
│   │   ├── vcselab_misc_hsim_merge.db
│   │   ├── vcselab_misc_hsim_name.db
│   │   ├── vcselab_misc_hsim_uds.db
│   │   ├── vcselab_misc_midd.db
│   │   ├── vcselab_misc_mnmn.db
│   │   ├── vcselab_misc_partition.db
│   │   ├── vcselab_misc_tCEYNb
│   │   ├── vcselab_misc_udpid2name.map
│   │   ├── vcselab_misc_vcselabref.db
│   │   ├── vcselab_misc_vpdnodenums
│   │   └── vcs_rebuild
│   ├── simv.log
│   ├── tb_aes_core.v
│   ├── tb_aes_decipher_block.v
│   ├── tb_aes_encipher_block.v
│   ├── tb_aes_key_mem.v
│   ├── tb_aes.v
│   ├── tb_core.sv
│   ├── test.sv
│   ├── ucli.key
│   └── vcdplus.vpd
├── toolruns
│   └── Makefile
└── 微信图片_20180406134905.png

26 directories, 182 files

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