实例介绍
【实例简介】
基于FPGA的函数信号发生器，硬件调试成功，可调频，调幅，波形选择，实测可实现0-1mhz方波，正弦波，三角波，有详细的注释
【实例截图】
【核心代码】
ffb66f8f-fb01-4ad2-90f8-3f59ff5b3c3e
└── DDS
├── acc_bb.v
├── acc.bsf
├── acc_inst.v
├── acc.qip
├── acc.v
├── acc_wave0.jpg
├── acc_waveforms.html
├── amp_ctl.v
├── amp_ctl.v.bak
├── choosea.v
├── choosea.v.bak
├── choosep.v
├── choosep.v.bak
├── choosewave.v
├── choosewave.v.bak
├── db
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│ ├── add_sub_3rh.tdf
│ ├── add_sub_4rh.tdf
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│ ├── DDS.fnsim.qmsg
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│ └── wed.wsf
├── DDS.asm.rpt
├── DDS.done
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├── DDS.fit.smsg
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├── DDS.map.smsg
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├── DDS.pin
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├── DDS.qpf
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├── DDS.v
├── DDS.v.bak
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├── hfrec.v.bak
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│ ├── compiled_partitions
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│ │ ├── DDS.root_partition.cmp.kpt
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│ │ └── DDS.root_partition.map.kpt
│ └── README
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├── ROM_bb.v
├── ROM.bsf
├── ROM_inst.v
├── ROM.qip
├── ROM.v
├── ROM.v.bak
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├── ROM_waveforms.html
├── segled7.v
├── segled7.v.bak
├── simulation
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│ └── modelsim
│ ├── DDS_modelsim.xrf
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│ ├── DDS_run_msim_rtl_verilog.do
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│ ├── DDS_run_msim_rtl_verilog.do.bak2
│ ├── DDS_run_msim_rtl_verilog.do.bak3
│ ├── DDS_run_msim_rtl_verilog.do.bak4
│ ├── DDS_run_msim_rtl_verilog.do.bak5
│ ├── DDS_run_msim_rtl_verilog.do.bak6
│ ├── DDS_run_msim_rtl_verilog.do.bak7
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│ ├── DDS.sft
│ ├── DDS.vo
│ ├── DDS_v.sdo
│ ├── DDS_v.sdo_typ.csd
│ ├── DDS.vt
│ ├── DDS.vt.bak
│ ├── gate_work
│ │ ├── @d@d@s
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.psm
│ │ ├── @d@d@s_vlg_tst
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.psm
│ │ ├── _info
│ │ └── _vmake
│ ├── modelsim.ini
│ ├── msim_transcript
│ ├── rtl_work
│ │ ├── acc
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.psm
│ │ ├── choosea
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.psm
│ │ ├── choosep
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.psm
│ │ ├── choosewave
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.psm
│ │ ├── @d@d@s
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.psm
│ │ ├── @d@d@s_vlg_tst
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.psm
│ │ ├── hfrec
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.psm
│ │ ├── _info
│ │ ├── @r@o@m
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.psm
│ │ ├── square
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.psm
│ │ ├── triangle
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.psm
│ │ └── _vmake
│ ├── sin_rom.mif
│ └── vsim.wlf
├── sin_rom.mif
├── square.v
├── square.v.bak
├── state.v
├── state.v.bak
├── triangle.v
└── triangle.v.bak
20 directories, 274 files
基于FPGA的函数信号发生器，硬件调试成功，可调频，调幅，波形选择，实测可实现0-1mhz方波，正弦波，三角波，有详细的注释
【实例截图】
【核心代码】
ffb66f8f-fb01-4ad2-90f8-3f59ff5b3c3e
└── DDS
├── acc_bb.v
├── acc.bsf
├── acc_inst.v
├── acc.qip
├── acc.v
├── acc_wave0.jpg
├── acc_waveforms.html
├── amp_ctl.v
├── amp_ctl.v.bak
├── choosea.v
├── choosea.v.bak
├── choosep.v
├── choosep.v.bak
├── choosewave.v
├── choosewave.v.bak
├── db
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│ ├── DDS.(11).cnf.hdb
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├── DDS.asm.rpt
├── DDS.done
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├── DDS.eda.rpt
├── DDS.fit.rpt
├── DDS.fit.smsg
├── DDS.fit.summary
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├── DDS.map.rpt
├── DDS.map.smsg
├── DDS.map.summary
├── DDS_nativelink_simulation.rpt
├── DDS.pin
├── DDS.pof
├── DDS.qpf
├── DDS.qsf
├── DDS.qws
├── DDS.sim.rpt
├── DDS.sof
├── DDS.tan.rpt
├── DDS.tan.summary
├── DDS.v
├── DDS.v.bak
├── hfrec.v
├── hfrec.v.bak
├── incremental_db
│ ├── compiled_partitions
│ │ ├── DDS.root_partition.cmp.atm
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│ │ ├── DDS.root_partition.map.atm
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├── key_single_acc.v.bak
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│ ├── DDS_run_msim_rtl_verilog.do.bak7
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│ ├── DDS.sft
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│ ├── DDS.vt
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│ ├── gate_work
│ │ ├── @d@d@s
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│ │ │ └── verilog.psm
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│ │ ├── acc
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.psm
│ │ ├── choosea
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ └── verilog.psm
│ │ ├── choosep
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│ │ │ ├── _primary.vhd
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│ │ ├── choosewave
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│ │ ├── @d@d@s_vlg_tst
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│ │ ├── _info
│ │ ├── @r@o@m
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
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│ │ ├── square
│ │ │ ├── _primary.dat
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│ │ │ ├── _primary.vhd
│ │ │ └── verilog.psm
│ │ ├── triangle
│ │ │ ├── _primary.dat
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│ │ │ ├── _primary.vhd
│ │ │ └── verilog.psm
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│ └── vsim.wlf
├── sin_rom.mif
├── square.v
├── square.v.bak
├── state.v
├── state.v.bak
├── triangle.v
└── triangle.v.bak
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