二阶锁频辅助三阶锁相环路滤波器设计.zip

【实例简介】
环路滤波器是通信信号调制解调中最重要的一个部分，环路滤波器设计的好坏将直接影响到接收机的性能指标，二阶锁频辅助三阶锁相环路滤波器可以稳定跟踪具有加加速度的信号源，是现代通信中非常实用的技术，本文中详细编写了单载波信号产生模块、信道噪声模块、数字正交下变频模块、鉴频鉴相模块、环路滤波器模块，并包含了完整的testbench模块，对于初学者非常有用。
【实例截图】
【核心代码】
fb53b0f9-02f8-4ca1-bb4a-d19e38e0f407
└── Lpfilter_20190503
├── Cordic12b_Atan.v
├── Cordic12b_Atan.v.bak
├── Cordic24b_Atan.v
├── Cordic24b_Atan.v.bak
├── db
│   ├── add_sub_55h.tdf
│   ├── add_sub_75h.tdf
│   ├── add_sub_s1i.tdf
│   ├── add_sub_sqh.tdf
│   ├── altsyncram_0hj1.tdf
│   ├── altsyncram_99k1.tdf
│   ├── altsyncram_e6k2.tdf
│   ├── altsyncram_f6m1.tdf
│   ├── altsyncram_nvj1.tdf
│   ├── altsyncram_rgj1.tdf
│   ├── cntr_loi.tdf
│   ├── fpga_top.(0).cnf.cdb
│   ├── fpga_top.(0).cnf.hdb
│   ├── fpga_top.(10).cnf.cdb
│   ├── fpga_top.(10).cnf.hdb
│   ├── fpga_top.(11).cnf.cdb
│   ├── fpga_top.(11).cnf.hdb
│   ├── fpga_top.(12).cnf.cdb
│   ├── fpga_top.(12).cnf.hdb
│   ├── fpga_top.(13).cnf.cdb
│   ├── fpga_top.(13).cnf.hdb
│   ├── fpga_top.(14).cnf.cdb
│   ├── fpga_top.(14).cnf.hdb
│   ├── fpga_top.(15).cnf.cdb
│   ├── fpga_top.(15).cnf.hdb
│   ├── fpga_top.(16).cnf.cdb
│   ├── fpga_top.(16).cnf.hdb
│   ├── fpga_top.(17).cnf.cdb
│   ├── fpga_top.(17).cnf.hdb
│   ├── fpga_top.(18).cnf.cdb
│   ├── fpga_top.(18).cnf.hdb
│   ├── fpga_top.(19).cnf.cdb
│   ├── fpga_top.(19).cnf.hdb
│   ├── fpga_top.(1).cnf.cdb
│   ├── fpga_top.(1).cnf.hdb
│   ├── fpga_top.(20).cnf.cdb
│   ├── fpga_top.(20).cnf.hdb
│   ├── fpga_top.(21).cnf.cdb
│   ├── fpga_top.(21).cnf.hdb
│   ├── fpga_top.(22).cnf.cdb
│   ├── fpga_top.(22).cnf.hdb
│   ├── fpga_top.(23).cnf.cdb
│   ├── fpga_top.(23).cnf.hdb
│   ├── fpga_top.(24).cnf.cdb
│   ├── fpga_top.(24).cnf.hdb
│   ├── fpga_top.(25).cnf.cdb
│   ├── fpga_top.(25).cnf.hdb
│   ├── fpga_top.(26).cnf.cdb
│   ├── fpga_top.(26).cnf.hdb
│   ├── fpga_top.(27).cnf.cdb
│   ├── fpga_top.(27).cnf.hdb
│   ├── fpga_top.(28).cnf.cdb
│   ├── fpga_top.(28).cnf.hdb
│   ├── fpga_top.(29).cnf.cdb
│   ├── fpga_top.(29).cnf.hdb
│   ├── fpga_top.(2).cnf.cdb
│   ├── fpga_top.(2).cnf.hdb
│   ├── fpga_top.(30).cnf.cdb
│   ├── fpga_top.(30).cnf.hdb
│   ├── fpga_top.(31).cnf.cdb
│   ├── fpga_top.(31).cnf.hdb
│   ├── fpga_top.(32).cnf.cdb
│   ├── fpga_top.(32).cnf.hdb
│   ├── fpga_top.(33).cnf.cdb
│   ├── fpga_top.(33).cnf.hdb
│   ├── fpga_top.(34).cnf.cdb
│   ├── fpga_top.(34).cnf.hdb
│   ├── fpga_top.(35).cnf.cdb
│   ├── fpga_top.(35).cnf.hdb
│   ├── fpga_top.(36).cnf.cdb
│   ├── fpga_top.(36).cnf.hdb
│   ├── fpga_top.(37).cnf.cdb
│   ├── fpga_top.(37).cnf.hdb
│   ├── fpga_top.(38).cnf.cdb
│   ├── fpga_top.(38).cnf.hdb
│   ├── fpga_top.(39).cnf.cdb
│   ├── fpga_top.(39).cnf.hdb
│   ├── fpga_top.(3).cnf.cdb
│   ├── fpga_top.(3).cnf.hdb
│   ├── fpga_top.(40).cnf.cdb
│   ├── fpga_top.(40).cnf.hdb
│   ├── fpga_top.(41).cnf.cdb
│   ├── fpga_top.(41).cnf.hdb
│   ├── fpga_top.(42).cnf.cdb
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│   ├── fpga_top.(44).cnf.cdb
│   ├── fpga_top.(44).cnf.hdb
│   ├── fpga_top.(45).cnf.cdb
│   ├── fpga_top.(45).cnf.hdb
│   ├── fpga_top.(46).cnf.cdb
│   ├── fpga_top.(46).cnf.hdb
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│   ├── fpga_top.(48).cnf.cdb
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│   ├── fpga_top.(49).cnf.cdb
│   ├── fpga_top.(49).cnf.hdb
│   ├── fpga_top.(4).cnf.cdb
│   ├── fpga_top.(4).cnf.hdb
│   ├── fpga_top.(50).cnf.cdb
│   ├── fpga_top.(50).cnf.hdb
│   ├── fpga_top.(51).cnf.cdb
│   ├── fpga_top.(51).cnf.hdb
│   ├── fpga_top.(52).cnf.cdb
│   ├── fpga_top.(52).cnf.hdb
│   ├── fpga_top.(53).cnf.cdb
│   ├── fpga_top.(53).cnf.hdb
│   ├── fpga_top.(54).cnf.cdb
│   ├── fpga_top.(54).cnf.hdb
│   ├── fpga_top.(55).cnf.cdb
│   ├── fpga_top.(55).cnf.hdb
│   ├── fpga_top.(56).cnf.cdb
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│   ├── fpga_top.(57).cnf.cdb
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│   ├── fpga_top.(5).cnf.cdb
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│   ├── fpga_top.(6).cnf.cdb
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│   ├── fpga_top.(7).cnf.cdb
│   ├── fpga_top.(7).cnf.hdb
│   ├── fpga_top.(8).cnf.cdb
│   ├── fpga_top.(8).cnf.hdb
│   ├── fpga_top.(9).cnf.cdb
│   ├── fpga_top.(9).cnf.hdb
│   ├── fpga_top.autoh_e40e1.map.reg_db.cdb
│   ├── fpga_top.cbx.xml
│   ├── fpga_top.cmp_merge.kpt
│   ├── fpga_top.cmp.rdb
│   ├── fpga_top.db_info
│   ├── fpga_top.eda.qmsg
│   ├── fpga_top.hier_info
│   ├── fpga_top.hif
│   ├── fpga_top.ipinfo
│   ├── fpga_top.lpc.html
│   ├── fpga_top.lpc.rdb
│   ├── fpga_top.lpc.txt
│   ├── fpga_top.map.ammdb
│   ├── fpga_top.map_bb.cdb
│   ├── fpga_top.map_bb.hdb
│   ├── fpga_top.map_bb.logdb
│   ├── fpga_top.map.bpm
│   ├── fpga_top.map.cdb
│   ├── fpga_top.map.hdb
│   ├── fpga_top.map.kpt
│   ├── fpga_top.map.logdb
│   ├── fpga_top.map.qmsg
│   ├── fpga_top.map.rdb
│   ├── fpga_top.pre_map.hdb
│   ├── fpga_top.pti_db_list.ddb
│   ├── fpga_top.root_partition.map.reg_db.cdb
│   ├── fpga_top.rtlv.hdb
│   ├── fpga_top.rtlv_sg.cdb
│   ├── fpga_top.rtlv_sg_swap.cdb
│   ├── fpga_top.sgdiff.cdb
│   ├── fpga_top.sgdiff.hdb
│   ├── fpga_top.sld_design_entry_dsc.sci
│   ├── fpga_top.sld_design_entry.sci
│   ├── fpga_top.smart_action.txt
│   ├── fpga_top.tis_db_list.ddb
│   ├── fpga_top.tmw_info
│   ├── logic_util_heursitic.dat
│   ├── mult_5hp.tdf
│   └── prev_cmp_fpga_top.qmsg
├── Dect_PhaFre.v
├── Dect_PhaFre.v.bak
├── fpga_top.mif
├── fpga_top_nativelink_simulation.rpt
├── fpga_top.qpf
├── fpga_top.qsf
├── fpga_top.qws
├── fpga_top.v
├── fpga_top.v.bak
├── greybox_tmp
│   └── cbx_args.txt
├── incremental_db
│   ├── compiled_partitions
│   │   ├── fpga_top.autoh_e40e1.map.cdb
│   │   ├── fpga_top.autoh_e40e1.map.dpi
│   │   ├── fpga_top.autoh_e40e1.map.hdb
│   │   ├── fpga_top.autoh_e40e1.map.kpt
│   │   ├── fpga_top.autoh_e40e1.map.logdb
│   │   ├── fpga_top.db_info
│   │   ├── fpga_top.root_partition.map.cdb
│   │   ├── fpga_top.root_partition.map.dpi
│   │   ├── fpga_top.root_partition.map.hbdb.cdb
│   │   ├── fpga_top.root_partition.map.hbdb.hb_info
│   │   ├── fpga_top.root_partition.map.hbdb.hdb
│   │   ├── fpga_top.root_partition.map.hbdb.sig
│   │   ├── fpga_top.root_partition.map.hdb
│   │   └── fpga_top.root_partition.map.kpt
│   └── README
├── Loop_Filter.v
├── Loop_Filter.v.bak
├── Mixing_Down.v
├── Mixing_Down.v.bak
├── Mult_S12x12bit_bb.v
├── Mult_S12x12bit_inst.v
├── Mult_S12x12bit.qip
├── Mult_S12x12bit.v
├── nco-library
│   ├── asj_altqmcash.ocp
│   ├── asj_altqmcash.v
│   ├── asj_altqmcpipe.ocp
│   ├── asj_altqmcpipe_rst.v
│   ├── asj_altqmcpipe.v
│   ├── asj_altq.ocp
│   ├── asj_altq.v
│   ├── asj_crd.v
│   ├── asj_crs.v
│   ├── asj_dxx_g.v
│   ├── asj_dxx.v
│   ├── asj_gal.v
│   ├── asj_gam_dp.v
│   ├── asj_gam.v
│   ├── asj_gar.v
│   ├── asj_nco_apr_dxx.v
│   ├── asj_nco_aprid_dxx.v
│   ├── asj_nco_as_m_cen.v
│   ├── asj_nco_as_m_dp_cen.v
│   ├── asj_nco_as_m_dp.v
│   ├── asj_nco_as_m.v
│   ├── asj_nco_d1gam.v
│   ├── asj_nco_derot.v
│   ├── asj_nco_fxx.v
│   ├── asj_nco_isdr_mc.v
│   ├── asj_nco_isdr_throughput2.v
│   ├── asj_nco_isdr.v
│   ├── asj_nco_lp_m.v
│   ├── asj_nco_madx_cen.v
│   ├── asj_nco_madx.v
│   ├── asj_nco_mady_cen.v
│   ├── asj_nco_mady.v
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│   ├── asj_nco_mob_w.v
│   ├── asj_nco_m.v
│   ├── asj_nco_pmd2gam.v
│   ├── asj_nco_pmd2.v
│   ├── asj_nco_pxx.v
│   ├── asj_xnqg.v
│   ├── auk_dspip_avalon_streaming_block_sink_fftfprvs.vhd
│   ├── auk_dspip_avalon_streaming_block_sink.vhd
│   ├── auk_dspip_avalon_streaming_block_source.vhd
│   ├── auk_dspip_avalon_streaming_controller_pe.vhd
│   ├── auk_dspip_avalon_streaming_controller.vhd
│   ├── auk_dspip_avalon_streaming_sink.vhd
│   ├── auk_dspip_avalon_streaming_source.vhd
│   ├── auk_dspip_delay.vhd
│   ├── auk_dspip_lib_pkg.vhd
│   ├── auk_dspip_math_pkg.vhd
│   ├── auk_dspip_text_pkg.vhd
│   ├── cord_2c.v
│   ├── cord_acc_ena.v
│   ├── cord_en.v
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│   ├── cordic_23_m.v
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│   ├── cordic_31_m.v
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│   ├── cordic_3_m.v
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│   ├── cordic_5_m.v
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│   ├── cordic_7_m.v
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│   ├── cordic_9_m.v
│   ├── cordic_axor_0p_lpm.v
│   ├── cordic_axor_1p_lpm.v
│   ├── cordic_axor_2p_lpm.v
│   ├── cordic_axor_ser.v
│   ├── cordic_cnt_sig.v
│   ├── cordic_cnt.v
│   ├── cordic_reg_ser.v
│   ├── cordic_sxor_0p_lpm.v
│   ├── cordic_sxor_1p_lpm.v
│   ├── cordic_sxor_2p_lpm.v
│   ├── cordic_sxor_ser.v
│   ├── cordic_zxor_0p_lpm.v
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│   ├── cordic_zxor_2p_lpm.v
│   ├── cordic_zxor_ser.v
│   ├── cord_init_pm.v
│   ├── cord_init_ser_pm.v
│   ├── cord_init_ser.v
│   ├── cord_init.v
│   ├── cord_lut_1p.v
│   ├── cord_lut.v
│   ├── cord_rot_dual.v
│   ├── cord_rot_sgl.v
│   ├── cord_seg_sel.v
│   ├── dop_reg.v
│   ├── freq_sel_st.v
│   ├── las.v
│   ├── lmsd.v
│   ├── lms.v
│   ├── mac_i_lpmd.v
│   ├── mac_i_lpm.v
│   ├── m_output_blk_reg.v
│   ├── m_output_blk_rw.v
│   ├── m_output_blk_w.v
│   ├── segment_arr_tdl.v
│   ├── segment_sel_sgl.v
│   ├── segment_sel.v
│   ├── sid_2c_1p.v
│   └── sop_reg.v
├── Nco_Signal_bb.v
├── Nco_Signal_cos.hex
├── Nco_Signal.html
├── Nco_Signal_model.m
├── Nco_Signal_nativelink.tcl
├── Nco_Signal.qip
├── Nco_Signal_sin.hex
├── Nco_Signal_st.inc
├── Nco_Signal_st.v
├── Nco_Signal_tb.m
├── Nco_Signal_tb.v
├── Nco_Signal_tb.vhd
├── Nco_Signal.v
├── Nco_Signal.vec
├── Nco_Signal_vho_msim.tcl
├── Nco_Signal.vo
├── Nco_Signal_vo_msim.tcl
├── Nco_Signal_wave.do
├── Noise.mif
├── output_files
│   ├── fpga_top.done
│   ├── fpga_top.eda.rpt
│   ├── fpga_top.flow.rpt
│   ├── fpga_top.map.rpt
│   └── fpga_top.map.summary
├── Rom_Noise_bb.v
├── Rom_Noise_inst.v
├── Rom_Noise.qip
├── Rom_Noise.v
├── Signal_Grow.v
├── Signal_Grow.v.bak
├── simulation
│   └── modelsim
│   ├── fpga_top.mif
│   ├── fpga_top_run_msim_rtl_verilog.do
│   ├── fpga_top_run_msim_rtl_verilog.do.bak
│   ├── fpga_top_run_msim_rtl_verilog.do.bak1
│   ├── fpga_top_run_msim_rtl_verilog.do.bak10
│   ├── fpga_top_run_msim_rtl_verilog.do.bak11
│   ├── fpga_top_run_msim_rtl_verilog.do.bak2
│   ├── fpga_top_run_msim_rtl_verilog.do.bak3
│   ├── fpga_top_run_msim_rtl_verilog.do.bak4
│   ├── fpga_top_run_msim_rtl_verilog.do.bak5
│   ├── fpga_top_run_msim_rtl_verilog.do.bak6
│   ├── fpga_top_run_msim_rtl_verilog.do.bak7
│   ├── fpga_top_run_msim_rtl_verilog.do.bak8
│   ├── fpga_top_run_msim_rtl_verilog.do.bak9
│   ├── fpga_top.ver
│   ├── fpga_top.vt
│   ├── fpga_top.vt.bak
│   ├── modelsim.ini
│   ├── msim_transcript
│   ├── nco_signal_cos.hex
│   ├── Nco_Signal_cos.ver
│   ├── nco_signal_sin.hex
│   ├── Nco_Signal_sin.ver
│   ├── Noise.mif
│   ├── Noise.ver
│   ├── rtl_work
│   │   ├── @cordic12b_@atan
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── @cordic24b_@atan
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── @dect_@pha@fre
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fpga_top
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── fpga_top_vlg_tst
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── _info
│   │   ├── @loop_@filter
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── @mixing_@down
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── @mult_@s12x12bit
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── @nco_@signal
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── @rom_@noise
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── @signal_@grow
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   └── _vmake
│   └── vsim.wlf
└── velocity.log

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