FPGA实现16位乘法器

【实例简介】
Verilog实现的16为乘法器，并用仿真代码。
【实例截图】
【核心代码】
350a9847-3d40-47f4-b202-82d8479f7a9b
└── mux16
├── db
│   ├── logic_util_heursitic.dat
│   ├── mux16.(0).cnf.cdb
│   ├── mux16.(0).cnf.hdb
│   ├── mux16.amm.cdb
│   ├── mux16.asm_labs.ddb
│   ├── mux16.asm.qmsg
│   ├── mux16.asm.rdb
│   ├── mux16.cbx.xml
│   ├── mux16.cmp0.ddb
│   ├── mux16.cmp1.ddb
│   ├── mux16.cmp.bpm
│   ├── mux16.cmp.cdb
│   ├── mux16.cmp.hdb
│   ├── mux16.cmp.kpt
│   ├── mux16.cmp.logdb
│   ├── mux16.cmp_merge.kpt
│   ├── mux16.cmp.rdb
│   ├── mux16.db_info
│   ├── mux16.eda.qmsg
│   ├── mux16.fit.qmsg
│   ├── mux16_global_asgn_op.abo
│   ├── mux16.hier_info
│   ├── mux16.hif
│   ├── mux16.idb.cdb
│   ├── mux16.lpc.html
│   ├── mux16.lpc.rdb
│   ├── mux16.lpc.txt
│   ├── mux16.map_bb.cdb
│   ├── mux16.map_bb.hdb
│   ├── mux16.map_bb.logdb
│   ├── mux16.map.bpm
│   ├── mux16.map.cdb
│   ├── mux16.map.hdb
│   ├── mux16.map.kpt
│   ├── mux16.map.logdb
│   ├── mux16.map.qmsg
│   ├── mux16.pre_map.cdb
│   ├── mux16.pre_map.hdb
│   ├── mux16.rtlv.hdb
│   ├── mux16.rtlv_sg.cdb
│   ├── mux16.rtlv_sg_swap.cdb
│   ├── mux16.sgdiff.cdb
│   ├── mux16.sgdiff.hdb
│   ├── mux16.sim.cvwf
│   ├── mux16.sld_design_entry_dsc.sci
│   ├── mux16.sld_design_entry.sci
│   ├── mux16.smart_action.txt
│   ├── mux16.sta_cmp.6_slow.tdb
│   ├── mux16.sta.qmsg
│   ├── mux16.sta.rdb
│   ├── mux16.syn_hier_info
│   ├── mux16.tis_db_list.ddb
│   ├── mux16.tmw_info
│   ├── prev_cmp_mux16.asm.qmsg
│   ├── prev_cmp_mux16.eda.qmsg
│   ├── prev_cmp_mux16.fit.qmsg
│   ├── prev_cmp_mux16.map.qmsg
│   ├── prev_cmp_mux16.qmsg
│   ├── prev_cmp_mux16.tan.qmsg
│   └── wed.wsf
├── incremental_db
│   ├── compiled_partitions
│   │   ├── mux16.db_info
│   │   ├── mux16.root_partition.cmp.cdb
│   │   ├── mux16.root_partition.cmp.dfp
│   │   ├── mux16.root_partition.cmp.hdb
│   │   ├── mux16.root_partition.cmp.kpt
│   │   ├── mux16.root_partition.cmp.logdb
│   │   ├── mux16.root_partition.cmp.rcfdb
│   │   ├── mux16.root_partition.map.cdb
│   │   ├── mux16.root_partition.map.dpi
│   │   ├── mux16.root_partition.map.hbdb.cdb
│   │   ├── mux16.root_partition.map.hbdb.hb_info
│   │   ├── mux16.root_partition.map.hbdb.hdb
│   │   ├── mux16.root_partition.map.hbdb.sig
│   │   ├── mux16.root_partition.map.hdb
│   │   └── mux16.root_partition.map.kpt
│   └── README
├── mux16.asm.rpt
├── mux16_assignment_defaults.qdf
├── mux16.done
├── mux16.eda.rpt
├── mux16.fit.rpt
├── mux16.fit.smsg
├── mux16.fit.summary
├── mux16.flow.rpt
├── mux16.map.rpt
├── mux16.map.smsg
├── mux16.map.summary
├── mux16_nativelink_simulation.rpt
├── mux16.pin
├── mux16.pof
├── mux16.qpf
├── mux16.qsf
├── mux16.qws
├── mux16.sim.rpt
├── mux16.sof
├── mux16.sta.rpt
├── mux16.sta.summary
├── mux16.tan.rpt
├── mux16.tan.summary
├── mux16.v
├── mux16.v.bak
├── mux16.vwf
└── simulation
└── modelsim
├── maxii_atoms.v
├── modelsim.ini
├── msim_transcript
├── mux16_fast.vo
├── mux16_modelsim.xrf
├── mux16_run_msim_rtl_verilog.do
├── mux16_run_msim_rtl_verilog.do.bak
├── mux16_run_msim_rtl_verilog.do.bak1
├── mux16_run_msim_rtl_verilog.do.bak2
├── mux16_run_msim_rtl_verilog.do.bak3
├── mux16_run_msim_rtl_verilog.do.bak4
├── mux16_run_msim_rtl_verilog.do.bak5
├── mux16_run_msim_rtl_verilog.do.bak6
├── mux16_run_msim_rtl_verilog.do.bak7
├── mux16_run_msim_rtl_verilog.do.bak8
├── mux16_run_msim_rtl_verilog.do.bak9
├── mux16.sft
├── mux16_v_fast.sdo
├── mux16.vo
├── mux16_v.sdo
├── rtl_work
│   ├── _info
│   ├── mux16
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── _vmake
│   └── vtf_test
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.prw
│   └── verilog.psm
├── vsim.wlf
├── vtf_test.v
└── vtf_test.v.bak

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