实例介绍
【实例截图】
【核心代码】
can
├── branches
├── tags
│ ├── asyst_2
│ │ └── rtl
│ │ └── verilog
│ │ ├── can_acf.v
│ │ ├── can_bsp.v
│ │ ├── can_btl.v
│ │ ├── can_crc.v
│ │ ├── can_defines.v
│ │ ├── can_fifo.v
│ │ ├── can_ibo.v
│ │ ├── can_register.v
│ │ ├── can_register_asyn.v
│ │ ├── can_register_asyn_syn.v
│ │ ├── can_register_syn.v
│ │ ├── can_registers.v
│ │ └── can_top.v
│ ├── asyst_3
│ │ └── rtl
│ │ └── verilog
│ │ ├── can_acf.v
│ │ ├── can_bsp.v
│ │ ├── can_btl.v
│ │ ├── can_crc.v
│ │ ├── can_defines.v
│ │ ├── can_fifo.v
│ │ ├── can_ibo.v
│ │ ├── can_register.v
│ │ ├── can_register_asyn.v
│ │ ├── can_register_asyn_syn.v
│ │ ├── can_register_syn.v
│ │ ├── can_registers.v
│ │ └── can_top.v
│ ├── branch-release-1-0
│ │ └── syn
│ │ ├── libero
│ │ │ └── pinedit.gcf
│ │ └── synplicity
│ │ ├── can.prj
│ │ └── rev_1
│ │ └── dir_keeper
│ ├── complete_1
│ │ ├── bench
│ │ │ └── verilog
│ │ │ ├── can_testbench.v
│ │ │ ├── can_testbench_defines.v
│ │ │ └── timescale.v
│ │ ├── rtl
│ │ │ └── verilog
│ │ │ ├── can_acf.v
│ │ │ ├── can_bsp.v
│ │ │ ├── can_btl.v
│ │ │ ├── can_crc.v
│ │ │ ├── can_defines.v
│ │ │ ├── can_fifo.v
│ │ │ ├── can_ibo.v
│ │ │ ├── can_register.v
│ │ │ ├── can_register_asyn.v
│ │ │ ├── can_register_asyn_syn.v
│ │ │ ├── can_register_syn.v
│ │ │ ├── can_registers.v
│ │ │ └── can_top.v
│ │ ├── sim
│ │ │ └── rtl_sim
│ │ │ ├── bin
│ │ │ │ ├── INCA_libs
│ │ │ │ │ └── worklib
│ │ │ │ │ └── dir_keeper
│ │ │ │ ├── cds.lib
│ │ │ │ ├── hdl.var
│ │ │ │ ├── memory_file_list
│ │ │ │ ├── rtl_file_list
│ │ │ │ └── sim_file_list
│ │ │ ├── log
│ │ │ │ └── dir_keeper
│ │ │ ├── out
│ │ │ │ └── dir_keeper
│ │ │ └── run
│ │ │ ├── clean
│ │ │ ├── run_sim.scr
│ │ │ └── wave.do
│ │ └── syn
│ │ ├── libero
│ │ │ └── pinedit.gcf
│ │ └── synplicity
│ │ ├── can.prj
│ │ └── rev_1
│ │ └── dir_keeper
│ ├── initial
│ │ ├── bench
│ │ │ └── verilog
│ │ │ ├── can_testbench.v
│ │ │ └── timescale.v
│ │ ├── rtl
│ │ │ └── verilog
│ │ │ ├── can_bitstuff.v
│ │ │ ├── can_bsp.v
│ │ │ ├── can_btl.v
│ │ │ ├── can_defines.v
│ │ │ ├── can_register.v
│ │ │ ├── can_register_asyn.v
│ │ │ ├── can_register_asyn_syn.v
│ │ │ ├── can_register_syn.v
│ │ │ ├── can_registers.v
│ │ │ └── can_top.v
│ │ └── sim
│ │ └── rtl_sim
│ │ ├── bin
│ │ │ ├── cds.lib
│ │ │ ├── hdl.var
│ │ │ ├── rtl_file_list
│ │ │ └── sim_file_list
│ │ ├── log
│ │ │ └── dir_keeper
│ │ ├── out
│ │ │ └── dir_keeper
│ │ └── run
│ │ ├── clean
│ │ ├── run_sim.scr
│ │ └── wave.do
│ ├── rel_1
│ │ ├── bench
│ │ │ └── verilog
│ │ │ ├── can_testbench.v
│ │ │ ├── can_testbench_defines.v
│ │ │ └── timescale.v
│ │ └── rtl
│ │ └── verilog
│ │ ├── can_acf.v
│ │ ├── can_bsp.v
│ │ ├── can_btl.v
│ │ ├── can_crc.v
│ │ ├── can_defines.v
│ │ ├── can_fifo.v
│ │ ├── can_ibo.v
│ │ ├── can_register.v
│ │ ├── can_register_asyn.v
│ │ ├── can_register_asyn_syn.v
│ │ ├── can_register_syn.v
│ │ ├── can_registers.v
│ │ └── can_top.v
│ ├── rel_10
│ │ ├── bench
│ │ │ └── verilog
│ │ │ ├── can_testbench.v
│ │ │ ├── can_testbench_defines.v
│ │ │ └── timescale.v
│ │ ├── rtl
│ │ │ └── verilog
│ │ │ ├── can_acf.v
│ │ │ ├── can_bsp.v
│ │ │ ├── can_btl.v
│ │ │ ├── can_crc.v
│ │ │ ├── can_defines.v
│ │ │ ├── can_fifo.v
│ │ │ ├── can_ibo.v
│ │ │ ├── can_register.v
│ │ │ ├── can_register_asyn.v
│ │ │ ├── can_register_asyn_syn.v
│ │ │ ├── can_register_syn.v
│ │ │ ├── can_registers.v
│ │ │ └── can_top.v
│ │ ├── sim
│ │ │ └── rtl_sim
│ │ │ ├── bin
│ │ │ │ ├── INCA_libs
│ │ │ │ │ └── worklib
│ │ │ │ │ └── dir_keeper
│ │ │ │ ├── cds.lib
│ │ │ │ ├── hdl.var
│ │ │ │ ├── memory_file_list
│ │ │ │ ├── rtl_file_list
│ │ │ │ └── sim_file_list
│ │ │ ├── log
│ │ │ │ └── dir_keeper
│ │ │ ├── out
│ │ │ │ └── dir_keeper
│ │ │ └── run
│ │ │ ├── clean
│ │ │ ├── run_sim.scr
│ │ │ └── wave.do
│ │ └── syn
│ │ ├── libero
│ │ │ └── pinedit.gcf
│ │ └── synplicity
│ │ ├── can.prj
│ │ └── rev_1
│ │ └── dir_keeper
│ ├── rel_11
│ │ ├── bench
│ │ │ └── verilog
│ │ │ ├── can_testbench.v
│ │ │ ├── can_testbench_defines.v
│ │ │ └── timescale.v
│ │ ├── rtl
│ │ │ └── verilog
│ │ │ ├── can_acf.v
│ │ │ ├── can_bsp.v
│ │ │ ├── can_btl.v
│ │ │ ├── can_crc.v
│ │ │ ├── can_defines.v
│ │ │ ├── can_fifo.v
│ │ │ ├── can_ibo.v
│ │ │ ├── can_register.v
│ │ │ ├── can_register_asyn.v
│ │ │ ├── can_register_asyn_syn.v
│ │ │ ├── can_register_syn.v
│ │ │ ├── can_registers.v
│ │ │ └── can_top.v
│ │ ├── sim
│ │ │ └── rtl_sim
│ │ │ ├── bin
│ │ │ │ ├── INCA_libs
│ │ │ │ │ └── worklib
│ │ │ │ │ └── dir_keeper
│ │ │ │ ├── cds.lib
│ │ │ │ ├── hdl.var
│ │ │ │ ├── memory_file_list
│ │ │ │ ├── rtl_file_list
│ │ │ │ └── sim_file_list
│ │ │ ├── log
│ │ │ │ └── dir_keeper
│ │ │ ├── out
│ │ │ │ └── dir_keeper
│ │ │ └── run
│ │ │ ├── clean
│ │ │ ├── run_sim.scr
│ │ │ └── wave.do
│ │ └── syn
│ │ ├── libero
│ │ │ └── pinedit.gcf
│ │ └── synplicity
│ │ ├── can.prj
│ │ └── rev_1
│ │ └── dir_keeper
│ ├── rel_12
│ │ ├── bench
│ │ │ └── verilog
│ │ │ ├── can_testbench.v
│ │ │ ├── can_testbench_defines.v
│ │ │ └── timescale.v
│ │ ├── rtl
│ │ │ └── verilog
│ │ │ ├── can_acf.v
│ │ │ ├── can_bsp.v
│ │ │ ├── can_btl.v
│ │ │ ├── can_crc.v
│ │ │ ├── can_defines.v
│ │ │ ├── can_fifo.v
│ │ │ ├── can_ibo.v
│ │ │ ├── can_register.v
│ │ │ ├── can_register_asyn.v
│ │ │ ├── can_register_asyn_syn.v
│ │ │ ├── can_register_syn.v
│ │ │ ├── can_registers.v
│ │ │ └── can_top.v
│ │ ├── sim
│ │ │ └── rtl_sim
│ │ │ ├── bin
│ │ │ │ ├── INCA_libs
│ │ │ │ │ └── worklib
│ │ │ │ │ └── dir_keeper
│ │ │ │ ├── cds.lib
│ │ │ │ ├── hdl.var
│ │ │ │ ├── memory_file_list
│ │ │ │ ├── rtl_file_list
│ │ │ │ └── sim_file_list
│ │ │ ├── log
│ │ │ │ └── dir_keeper
│ │ │ ├── out
│ │ │ │ └── dir_keeper
│ │ │ └── run
│ │ │ ├── clean
│ │ │ ├── run_sim.scr
│ │ │ └── wave.do
│ │ └── syn
│ │ ├── libero
│ │ │ └── pinedit.gcf
│ │ └── synplicity
│ │ ├── can.prj
│ │ └── rev_1
│ │ └── dir_keeper
│ ├── rel_13
│ │ └── rtl
│ │ └── verilog
│ │ ├── can_acf.v
│ │ ├── can_bsp.v
│ │ ├── can_btl.v
│ │ ├── can_crc.v
│ │ ├── can_defines.v
│ │ ├── can_fifo.v
│ │ ├── can_ibo.v
│ │ ├── can_register.v
│ │ ├── can_register_asyn.v
│ │ ├── can_register_asyn_syn.v
│ │ ├── can_register_syn.v
│ │ ├── can_registers.v
│ │ └── can_top.v
│ ├── rel_14
│ │ ├── bench
│ │ │ └── verilog
│ │ │ ├── can_testbench.v
│ │ │ ├── can_testbench_defines.v
│ │ │ └── timescale.v
│ │ ├── rtl
│ │ │ └── verilog
│ │ │ ├── can_acf.v
│ │ │ ├── can_bsp.v
│ │ │ ├── can_btl.v
│ │ │ ├── can_crc.v
│ │ │ ├── can_defines.v
│ │ │ ├── can_fifo.v
│ │ │ ├── can_ibo.v
│ │ │ ├── can_register.v
│ │ │ ├── can_register_asyn.v
│ │ │ ├── can_register_asyn_syn.v
│ │ │ ├── can_register_syn.v
│ │ │ ├── can_registers.v
│ │ │ └── can_top.v
│ │ ├── sim
│ │ │ └── rtl_sim
│ │ │ ├── bin
│ │ │ │ ├── INCA_libs
│ │ │ │ │ └── worklib
│ │ │ │ │ └── dir_keeper
│ │ │ │ ├── cds.lib
│ │ │ │ ├── hdl.var
│ │ │ │ ├── memory_file_list
│ │ │ │ ├── rtl_file_list
│ │ │ │ └── sim_file_list
│ │ │ ├── log
│ │ │ │ └── dir_keeper
│ │ │ ├── out
│ │ │ │ └── dir_keeper
│ │ │ └── run
│ │ │ ├── clean
│ │ │ ├── run_sim.scr
│ │ │ └── wave.do
│ │ └── syn
│ │ ├── libero
│ │ │ └── pinedit.gcf
│ │ └── synplicity
│ │ ├── can.prj
│ │ └── rev_1
│ │ └── dir_keeper
│ ├── rel_15
│ │ ├── bench
│ │ │ └── verilog
│ │ │ ├── can_testbench.v
│ │ │ ├── can_testbench_defines.v
│ │ │ └── timescale.v
│ │ ├── rtl
│ │ │ └── verilog
│ │ │ ├── can_acf.v
│ │ │ ├── can_bsp.v
│ │ │ ├── can_btl.v
│ │ │ ├── can_crc.v
│ │ │ ├── can_defines.v
│ │ │ ├── can_fifo.v
│ │ │ ├── can_ibo.v
│ │ │ ├── can_register.v
│ │ │ ├── can_register_asyn.v
│ │ │ ├── can_register_asyn_syn.v
│ │ │ ├── can_register_syn.v
│ │ │ ├── can_registers.v
│ │ │ └── can_top.v
│ │ ├── sim
│ │ │ └── rtl_sim
│ │ │ ├── bin
│ │ │ │ ├── INCA_libs
│ │ │ │ │ └── worklib
│ │ │ │ │ └── dir_keeper
│ │ │ │ ├── cds.lib
│ │ │ │ ├── hdl.var
│ │ │ │ ├── memory_file_list
│ │ │ │ ├── rtl_file_list
│ │ │ │ └── sim_file_list
│ │ │ ├── log
│ │ │ │ └── dir_keeper
│ │ │ ├── out
│ │ │ │ └── dir_keeper
│ │ │ └── run
│ │ │ ├── clean
│ │ │ ├── run_sim.scr
│ │ │ └── wave.do
│ │ └── syn
│ │ ├── libero
│ │ │ └── pinedit.gcf
│ │ └── synplicity
│ │ ├── can.prj
│ │ └── rev_1
│ │ └── dir_keeper
│ ├── rel_16
│ │ ├── bench
│ │ │ └── verilog
│ │ │ ├── can_testbench.v
│ │ │ ├── can_testbench_defines.v
│ │ │ └── timescale.v
│ │ ├── rtl
│ │ │ └── verilog
│ │ │ ├── can_acf.v
│ │ │ ├── can_bsp.v
│ │ │ ├── can_btl.v
│ │ │ ├── can_crc.v
│ │ │ ├── can_defines.v
│ │ │ ├── can_fifo.v
│ │ │ ├── can_ibo.v
│ │ │ ├── can_register.v
│ │ │ ├── can_register_asyn.v
│ │ │ ├── can_register_asyn_syn.v
│ │ │ ├── can_register_syn.v
│ │ │ ├── can_registers.v
│ │ │ └── can_top.v
│ │ ├── sim
│ │ │ └── rtl_sim
│ │ │ ├── bin
│ │ │ │ ├── INCA_libs
│ │ │ │ │ └── worklib
│ │ │ │ │ └── dir_keeper
│ │ │ │ ├── cds.lib
│ │ │ │ ├── hdl.var
│ │ │ │ ├── memory_file_list
│ │ │ │ ├── rtl_file_list
│ │ │ │ └── sim_file_list
│ │ │ ├── log
│ │ │ │ └── dir_keeper
│ │ │ ├── out
│ │ │ │ └── dir_keeper
│ │ │ └── run
│ │ │ ├── clean
│ │ │ ├── run_sim.scr
│ │ │ └── wave.do
│ │ └── syn
│ │ ├── libero
│ │ │ └── pinedit.gcf
│ │ └── synplicity
│ │ ├── can.prj
│ │ └── rev_1
│ │ └── dir_keeper
│ ├── rel_17
│ │ ├── bench
│ │ │ └── verilog
│ │ │ ├── can_testbench.v
│ │ │ ├── can_testbench_defines.v
│ │ │ └── timescale.v
│ │ ├── rtl
│ │ │ └── verilog
│ │ │ ├── can_acf.v
│ │ │ ├── can_bsp.v
│ │ │ ├── can_btl.v
│ │ │ ├── can_crc.v
│ │ │ ├── can_defines.v
│ │ │ ├── can_fifo.v
│ │ │ ├── can_ibo.v
│ │ │ ├── can_register.v
│ │ │ ├── can_register_asyn.v
│ │ │ ├── can_register_asyn_syn.v
│ │ │ ├── can_register_syn.v
│ │ │ ├── can_registers.v
│ │ │ └── can_top.v
│ │ ├── sim
│ │ │ └── rtl_sim
│ │ │ ├── bin
│ │ │ │ ├── INCA_libs
│ │ │ │ │ └── worklib
│ │ │ │ │ └── dir_keeper
│ │ │ │ ├── cds.lib
│ │ │ │ ├── hdl.var
│ │ │ │ ├── memory_file_list
│ │ │ │ ├── rtl_file_list
│ │ │ │ └── sim_file_list
│ │ │ ├── log
│ │ │ │ └── dir_keeper
│ │ │ ├── out
│ │ │ │ └── dir_keeper
│ │ │ └── run
│ │ │ ├── clean
│ │ │ ├── run_sim.scr
│ │ │ └── wave.do
│ │ └── syn
│ │ ├── libero
│ │ │ └── pinedit.gcf
│ │ └── synplicity
│ │ ├── can.prj
│ │ └── rev_1
│ │ └── dir_keeper
│ ├── rel_18
│ │ ├── bench
│ │ │ └── verilog
│ │ │ ├── can_testbench.v
│ │ │ ├── can_testbench_defines.v
│ │ │ └── timescale.v
│ │ ├── rtl
│ │ │ └── verilog
│ │ │ ├── can_acf.v
│ │ │ ├── can_bsp.v
│ │ │ ├── can_btl.v
│ │ │ ├── can_crc.v
│ │ │ ├── can_defines.v
│ │ │ ├── can_fifo.v
│ │ │ ├── can_ibo.v
│ │ │ ├── can_register.v
│ │ │ ├── can_register_asyn.v
│ │ │ ├── can_register_asyn_syn.v
│ │ │ ├── can_register_syn.v
│ │ │ ├── can_registers.v
│ │ │ └── can_top.v
│ │ ├── sim
│ │ │ └── rtl_sim
│ │ │ ├── bin
│ │ │ │ ├── INCA_libs
│ │ │ │ │ └── worklib
│ │ │ │ │ └── dir_keeper
│ │ │ │ ├── cds.lib
│ │ │ │ ├── hdl.var
│ │ │ │ ├── memory_file_list
│ │ │ │ ├── rtl_file_list
│ │ │ │ └── sim_file_list
│ │ │ ├── log
│ │ │ │ └── dir_keeper
│ │ │ ├── out
│ │ │ │ └── dir_keeper
│ │ │ └── run
│ │ │ ├── clean
│ │ │ ├── run_sim.scr
│ │ │ └── wave.do
│ │ └── syn
│ │ ├── libero
│ │ │ └── pinedit.gcf
│ │ └── synplicity
│ │ ├── can.prj
│ │ └── rev_1
│ │ └── dir_keeper
│ ├── rel_19
│ │ ├── bench
│ │ │ └── verilog
│ │ │ ├── can_testbench.v
│ │ │ ├── can_testbench_defines.v
│ │ │ └── timescale.v
│ │ ├── rtl
│ │ │ └── verilog
│ │ │ ├── can_acf.v
│ │ │ ├── can_bsp.v
│ │ │ ├── can_btl.v
│ │ │ ├── can_crc.v
│ │ │ ├── can_defines.v
│ │ │ ├── can_fifo.v
│ │ │ ├── can_ibo.v
│ │ │ ├── can_register.v
│ │ │ ├── can_register_asyn.v
│ │ │ ├── can_register_asyn_syn.v
│ │ │ ├── can_register_syn.v
│ │ │ ├── can_registers.v
│ │ │ └── can_top.v
│ │ ├── sim
│ │ │ └── rtl_sim
│ │ │ ├── bin
│ │ │ │ ├── INCA_libs
│ │ │ │ │ └── worklib
│ │ │ │ │ └── dir_keeper
│ │ │ │ ├── cds.lib
│ │ │ │ ├── hdl.var
│ │ │ │ ├── memory_file_list
│ │ │ │ ├── rtl_file_list
│ │ │ │ └── sim_file_list
│ │ │ ├── log
│ │ │ │ └── dir_keeper
│ │ │ ├── out
│ │ │ │ └── dir_keeper
│ │ │ └── run
│ │ │ ├── clean
│ │ │ ├── run_sim.scr
│ │ │ └── wave.do
│ │ └── syn
│ │ ├── libero
│ │ │ └── pinedit.gcf
│ │ └── synplicity
│ │ ├── can.prj
│ │ └── rev_1
│ │ └── dir_keeper
│ ├── rel_2
│ │ └── rtl
│ │ └── verilog
│ │ ├── can_acf.v
│ │ ├── can_bsp.v
│ │ ├── can_btl.v
│ │ ├── can_crc.v
│ │ ├── can_defines.v
│ │ ├── can_fifo.v
│ │ ├── can_ibo.v
│ │ ├── can_register.v
│ │ ├── can_register_asyn.v
│ │ ├── can_register_asyn_syn.v
│ │ ├── can_register_syn.v
│ │ ├── can_registers.v
│ │ └── can_top.v
│ ├── rel_20
│ │ ├── bench
│ │ │ └── verilog
│ │ │ ├── can_testbench.v
│ │ │ ├── can_testbench_defines.v
│ │ │ └── timescale.v
│ │ ├── rtl
│ │ │ └── verilog
│ │ │ ├── README.txt
│ │ │ ├── can_acf.v
│ │ │ ├── can_bsp.v
│ │ │ ├── can_btl.v
│ │ │ ├── can_crc.v
│ │ │ ├── can_defines.v
│ │ │ ├── can_fifo.v
│ │ │ ├── can_ibo.v
│ │ │ ├── can_register.v
│ │ │ ├── can_register_asyn.v
│ │ │ ├── can_register_asyn_syn.v
│ │ │ ├── can_register_syn.v
│ │ │ ├── can_registers.v
│ │ │ └── can_top.v
│ │ ├── sim
│ │ │ └── rtl_sim
│ │ │ ├── bin
│ │ │ │ ├── INCA_libs
│ │ │ │ │ └── worklib
│ │ │ │ │ └── dir_keeper
│ │ │ │ ├── cds.lib
│ │ │ │ ├── hdl.var
│ │ │ │ ├── memory_file_list
│ │ │ │ ├── rtl_file_list
│ │ │ │ └── sim_file_list
│ │ │ ├── log
│ │ │ │ └── dir_keeper
│ │ │ ├── out
│ │ │ │ └── dir_keeper
│ │ │ └── run
│ │ │ ├── clean
│ │ │ ├── run_sim.scr
│ │ │ └── wave.do
│ │ └── syn
│ │ ├── libero
│ │ │ └── pinedit.gcf
│ │ └── synplicity
│ │ ├── can.prj
│ │ └── rev_1
│ │ └── dir_keeper
│ ├── rel_21
│ │ └── rtl
│ │ └── verilog
│ │ ├── README.txt
│ │ ├── can_acf.v
│ │ ├── can_bsp.v
│ │ ├── can_btl.v
│ │ ├── can_crc.v
│ │ ├── can_defines.v
│ │ ├── can_fifo.v
│ │ ├── can_ibo.v
│ │ ├── can_register.v
│ │ ├── can_register_asyn.v
│ │ ├── can_register_asyn_syn.v
│ │ ├── can_register_syn.v
│ │ ├── can_registers.v
│ │ └── can_top.v
│ ├── rel_22
│ │ ├── bench
│ │ │ └── verilog
│ │ │ ├── can_testbench.v
│ │ │ ├── can_testbench_defines.v
│ │ │ └── timescale.v
│ │ ├── rtl
│ │ │ └── verilog
│ │ │ ├── README.txt
│ │ │ ├── can_acf.v
│ │ │ ├── can_bsp.v
│ │ │ ├── can_btl.v
│ │ │ ├── can_crc.v
│ │ │ ├── can_defines.v
│ │ │ ├── can_fifo.v
│ │ │ ├── can_ibo.v
│ │ │ ├── can_register.v
│ │ │ ├── can_register_asyn.v
│ │ │ ├── can_register_asyn_syn.v
│ │ │ ├── can_register_syn.v
│ │ │ ├── can_registers.v
│ │ │ └── can_top.v
│ │ ├── sim
│ │ │ └── rtl_sim
│ │ │ ├── bin
│ │ │ │ ├── INCA_libs
│ │ │ │ │ └── worklib
│ │ │ │ │ └── dir_keeper
│ │ │ │ ├── cds.lib
│ │ │ │ ├── hdl.var
│ │ │ │ ├── memory_file_list
│ │ │ │ ├── rtl_file_list
│ │ │ │ └── sim_file_list
│ │ │ ├── log
│ │ │ │ └── dir_keeper
│ │ │ ├── out
│ │ │ │ └── dir_keeper
│ │ │ └── run
│ │ │ ├── clean
│ │ │ ├── run_sim.scr
│ │ │ └── wave.do
│ │ └── syn
│ │ ├── libero
│ │ │ └── pinedit.gcf
│ │ └── synplicity
│ │ ├── can.prj
│ │ └── rev_1
│ │ └── dir_keeper
│ ├── rel_23
│ │ ├── bench
│ │ │ └── verilog
│ │ │ ├── can_testbench.v
│ │ │ ├── can_testbench_defines.v
│ │ │ └── timescale.v
│ │ ├── rtl
│ │ │ └── verilog
│ │ │ ├── README.txt
│ │ │ ├── can_acf.v
│ │ │ ├── can_bsp.v
│ │ │ ├── can_btl.v
│ │ │ ├── can_crc.v
│ │ │ ├── can_defines.v
│ │ │ ├── can_fifo.v
│ │ │ ├── can_ibo.v
│ │ │ ├── can_register.v
│ │ │ ├── can_register_asyn.v
│ │ │ ├── can_register_asyn_syn.v
│ │ │ ├── can_register_syn.v
│ │ │ ├── can_registers.v
│ │ │ └── can_top.v
│ │ ├── sim
│ │ │ └── rtl_sim
│ │ │ ├── bin
│ │ │ │ ├── INCA_libs
│ │ │ │ │ └── worklib
│ │ │ │ │ └── dir_keeper
│ │ │ │ ├── cds.lib
│ │ │ │ ├── hdl.var
│ │ │ │ ├── memory_file_list
│ │ │ │ ├── rtl_file_list
│ │ │ │ └── sim_file_list
│ │ │ ├── log
│ │ │ │ └── dir_keeper
│ │ │ ├── out
│ │ │ │ └── dir_keeper
│ │ │ └── run
│ │ │ ├── clean
│ │ │ ├── run_sim.scr
│ │ │ └── wave.do
│ │ └── syn
│ │ ├── libero
│ │ │ └── pinedit.gcf
│ │ └── synplicity
│ │ ├── can.prj
│ │ └── rev_1
│ │ └── dir_keeper
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│ │ ├── bench
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