实例介绍
【实例简介】
数字钟要求显示时间、日期、闹钟设定时间。利用切换按键进行年月日、时间、闹钟定时操作，三种状态均可用增减两个按键进行调整，对于选中的数码管调整位，通过闪烁表示已经选中，例如：首先切换至日期，选中表示“年”的数码管，那么选中的位进行0.5秒的闪烁表示选中，其次可通过增减按键进行数字的增减。另外在按键消抖后，每次按键按下，蜂鸣器响表示已经按下；设定的闹钟到时候，按下任何按键均停止蜂鸣器，若没有按键按下，蜂鸣器长响至1min时长后，自动停止
【实例截图】
【核心代码】
V2
├── doc
│ └── digital_clock设计报告.docx
├── q_prj
│ ├── db
│ │ ├── digital_clock.(0).cnf.cdb
│ │ ├── digital_clock.(0).cnf.hdb
│ │ ├── digital_clock.(10).cnf.cdb
│ │ ├── digital_clock.(10).cnf.hdb
│ │ ├── digital_clock.(11).cnf.cdb
│ │ ├── digital_clock.(11).cnf.hdb
│ │ ├── digital_clock.(12).cnf.cdb
│ │ ├── digital_clock.(12).cnf.hdb
│ │ ├── digital_clock.(13).cnf.cdb
│ │ ├── digital_clock.(13).cnf.hdb
│ │ ├── digital_clock.(14).cnf.cdb
│ │ ├── digital_clock.(14).cnf.hdb
│ │ ├── digital_clock.(15).cnf.cdb
│ │ ├── digital_clock.(15).cnf.hdb
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│ │ ├── digital_clock.(16).cnf.hdb
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│ │ ├── digital_clock.(17).cnf.hdb
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│ │ ├── digital_clock.(2).cnf.hdb
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│ │ ├── digital_clock.(3).cnf.hdb
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│ │ ├── digital_clock.(4).cnf.hdb
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│ │ ├── digital_clock.(5).cnf.hdb
│ │ ├── digital_clock.(6).cnf.cdb
│ │ ├── digital_clock.(6).cnf.hdb
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│ │ ├── digital_clock.eda.qmsg
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│ │ ├── logic_util_heursitic.dat
│ │ └── prev_cmp_digital_clock.qmsg
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│ ├── digital_clock.qpf
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│ │ └── README
│ ├── output_files
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│ │ ├── digital_clock.done
│ │ ├── digital_clock.eda.rpt
│ │ ├── digital_clock.fit.rpt
│ │ ├── digital_clock.fit.smsg
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│ │ ├── digital_clock.flow.rpt
│ │ ├── digital_clock.jdi
│ │ ├── digital_clock.map.rpt
│ │ ├── digital_clock.map.summary
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│ │ ├── digital_clock.sof
│ │ ├── digital_clock.sta.rpt
│ │ ├── digital_clock.sta.summary
│ │ ├── sdgdr.jic
│ │ └── sdgdr.map
│ └── simulation
│ └── modelsim
│ ├── digital_clock_8_1200mv_0c_slow.vo
│ ├── digital_clock_8_1200mv_0c_v_slow.sdo
│ ├── digital_clock_8_1200mv_85c_slow.vo
│ ├── digital_clock_8_1200mv_85c_v_slow.sdo
│ ├── digital_clock_min_1200mv_0c_fast.vo
│ ├── digital_clock_min_1200mv_0c_v_fast.sdo
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│ ├── digital_clock_run_msim_rtl_verilog.do
│ ├── digital_clock.sft
│ ├── digital_clock.vo
│ ├── digital_clock_v.sdo
│ ├── modelsim.ini
│ ├── msim_transcript
│ └── rtl_work
│ ├── beep_drive
│ │ ├── _primary.dat
│ │ ├── _primary.dbs
│ │ ├── _primary.vhd
│ │ ├── verilog.prw
│ │ └── verilog.psm
│ ├── digital_clock
│ │ ├── _primary.dat
│ │ ├── _primary.dbs
│ │ ├── _primary.vhd
│ │ ├── verilog.prw
│ │ └── verilog.psm
│ ├── digital_clock_ctrl
│ │ ├── _primary.dat
│ │ ├── _primary.dbs
│ │ ├── _primary.vhd
│ │ ├── verilog.prw
│ │ └── verilog.psm
│ ├── _info
│ ├── key_flag
│ │ ├── _primary.dat
│ │ ├── _primary.dbs
│ │ ├── _primary.vhd
│ │ ├── verilog.prw
│ │ └── verilog.psm
│ ├── key_processor
│ │ ├── _primary.dat
│ │ ├── _primary.dbs
│ │ ├── _primary.vhd
│ │ ├── verilog.prw
│ │ └── verilog.psm
│ ├── seven_tube_drive
│ │ ├── _primary.dat
│ │ ├── _primary.dbs
│ │ ├── _primary.vhd
│ │ ├── verilog.prw
│ │ └── verilog.psm
│ └── _vmake
└── rtl
├── adjust.v
├── ahour_cnt.v
├── ahour_cnt.v.bak
├── alarm_ctrl.v
├── alarm_ctrl.v.bak
├── amin_cnt.v
├── amin_cnt.v.bak
├── asec_cnt.v
├── asec_cnt.v.bak
├── beep_drive.v
├── beep_drive.v.bak
├── bin2bcd_h.v
├── bin2bcd_l.v
├── bin2bcd_l.v.bak
├── bin2bcd_m.v
├── bin2bcd.v
├── bin2bcd.v.bak
├── controller.v
├── controller.v.bak
├── day_cnt.v
├── day_cnt.v.bak
├── digital_clock_ctrl.v
├── digital_clock_ctrl.v.bak
├── digital_clock.v
├── digital_clock.v.bak
├── h_data_sel.v
├── h_data_sel.v.bak
├── hour_cnt.v
├── hour_cnt.v.bak
├── key_flag.v
├── key_flag.v.bak
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├── key_processor.v.bak
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├── m_data_sel.v.bak
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├── mon_cnt.v.bak
├── mux_sel.v
├── mux_sel.v.bak
├── sec_cnt.v
├── sec_cnt.v.bak
├── seven_tube_drive.v
├── seven_tube_drive.v.bak
├── shift_adjust.v
├── year_cnt.v
└── year_cnt.v.bak
16 directories, 242 files
数字钟要求显示时间、日期、闹钟设定时间。利用切换按键进行年月日、时间、闹钟定时操作，三种状态均可用增减两个按键进行调整，对于选中的数码管调整位，通过闪烁表示已经选中，例如：首先切换至日期，选中表示“年”的数码管，那么选中的位进行0.5秒的闪烁表示选中，其次可通过增减按键进行数字的增减。另外在按键消抖后，每次按键按下，蜂鸣器响表示已经按下；设定的闹钟到时候，按下任何按键均停止蜂鸣器，若没有按键按下，蜂鸣器长响至1min时长后，自动停止
【实例截图】
【核心代码】
V2
├── doc
│ └── digital_clock设计报告.docx
├── q_prj
│ ├── db
│ │ ├── digital_clock.(0).cnf.cdb
│ │ ├── digital_clock.(0).cnf.hdb
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│ │ ├── digital_clock.(10).cnf.hdb
│ │ ├── digital_clock.(11).cnf.cdb
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│ │ ├── digital_clock.eda.qmsg
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│ │ └── prev_cmp_digital_clock.qmsg
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│ ├── digital_clock_nativelink_simulation.rpt
│ ├── digital_clock.qpf
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│ │ │ ├── digital_clock.db_info
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│ │ │ ├── digital_clock.root_partition.cmp.cdb
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│ │ │ ├── digital_clock.root_partition.map.hdb
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│ │ └── README
│ ├── output_files
│ │ ├── digital_clock.asm.rpt
│ │ ├── digital_clock.done
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│ │ ├── digital_clock.sta.summary
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│ │ └── sdgdr.map
│ └── simulation
│ └── modelsim
│ ├── digital_clock_8_1200mv_0c_slow.vo
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│ ├── modelsim.ini
│ ├── msim_transcript
│ └── rtl_work
│ ├── beep_drive
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│ │ ├── _primary.dbs
│ │ ├── _primary.vhd
│ │ ├── verilog.prw
│ │ └── verilog.psm
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│ │ └── verilog.psm
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│ │ ├── _primary.dat
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│ │ └── verilog.psm
│ ├── key_processor
│ │ ├── _primary.dat
│ │ ├── _primary.dbs
│ │ ├── _primary.vhd
│ │ ├── verilog.prw
│ │ └── verilog.psm
│ ├── seven_tube_drive
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│ │ ├── _primary.dbs
│ │ ├── _primary.vhd
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│ │ └── verilog.psm
│ └── _vmake
└── rtl
├── adjust.v
├── ahour_cnt.v
├── ahour_cnt.v.bak
├── alarm_ctrl.v
├── alarm_ctrl.v.bak
├── amin_cnt.v
├── amin_cnt.v.bak
├── asec_cnt.v
├── asec_cnt.v.bak
├── beep_drive.v
├── beep_drive.v.bak
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├── bin2bcd_l.v
├── bin2bcd_l.v.bak
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├── bin2bcd.v.bak
├── controller.v
├── controller.v.bak
├── day_cnt.v
├── day_cnt.v.bak
├── digital_clock_ctrl.v
├── digital_clock_ctrl.v.bak
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├── digital_clock.v.bak
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├── h_data_sel.v.bak
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├── hour_cnt.v.bak
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├── m_data_sel.v.bak
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├── min_cnt.v.bak
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├── mon_cnt.v.bak
├── mux_sel.v
├── mux_sel.v.bak
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├── sec_cnt.v.bak
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├── seven_tube_drive.v.bak
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├── year_cnt.v
└── year_cnt.v.bak
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