DDS verilog程序

【实例简介】
DDS 的Verilog程序，包含原理说明
【实例截图】
【核心代码】
DDS_generator
└── DDS generator
├── db
│   ├── altsyncram_kk91.tdf
│   ├── altsyncram_lk91.tdf
│   ├── altsyncram_mk91.tdf
│   ├── altsyncram_nk91.tdf
│   ├── DDS_Generator.(0).cnf.cdb
│   ├── DDS_Generator.(0).cnf.hdb
│   ├── DDS_Generator.(1).cnf.cdb
│   ├── DDS_Generator.(1).cnf.hdb
│   ├── DDS_Generator.(2).cnf.cdb
│   ├── DDS_Generator.(2).cnf.hdb
│   ├── DDS_Generator.(3).cnf.cdb
│   ├── DDS_Generator.(3).cnf.hdb
│   ├── DDS_Generator.(4).cnf.cdb
│   ├── DDS_Generator.(4).cnf.hdb
│   ├── DDS_Generator.(5).cnf.cdb
│   ├── DDS_Generator.(5).cnf.hdb
│   ├── DDS_Generator.(6).cnf.cdb
│   ├── DDS_Generator.(6).cnf.hdb
│   ├── DDS_Generator.(7).cnf.cdb
│   ├── DDS_Generator.(7).cnf.hdb
│   ├── DDS_Generator.amm.cdb
│   ├── DDS_Generator.asm_labs.ddb
│   ├── DDS_Generator.asm.qmsg
│   ├── DDS_Generator.asm.rdb
│   ├── DDS_Generator.cbx.xml
│   ├── DDS_Generator.cmp0.ddb
│   ├── DDS_Generator.cmp1.ddb
│   ├── DDS_Generator.cmp2.ddb
│   ├── DDS_Generator.cmp.bpm
│   ├── DDS_Generator.cmp.cdb
│   ├── DDS_Generator.cmp.hdb
│   ├── DDS_Generator.cmp.kpt
│   ├── DDS_Generator.cmp.logdb
│   ├── DDS_Generator.cmp_merge.kpt
│   ├── DDS_Generator.cmp.rdb
│   ├── DDS_Generator.db_info
│   ├── DDS_Generator.eda.qmsg
│   ├── DDS_Generator.fit.qmsg
│   ├── DDS_Generator.hier_info
│   ├── DDS_Generator.hif
│   ├── DDS_Generator.idb.cdb
│   ├── DDS_Generator.lpc.html
│   ├── DDS_Generator.lpc.rdb
│   ├── DDS_Generator.lpc.txt
│   ├── DDS_Generator.map_bb.cdb
│   ├── DDS_Generator.map_bb.hdb
│   ├── DDS_Generator.map_bb.logdb
│   ├── DDS_Generator.map.bpm
│   ├── DDS_Generator.map.cdb
│   ├── DDS_Generator.map.hdb
│   ├── DDS_Generator.map.kpt
│   ├── DDS_Generator.map.logdb
│   ├── DDS_Generator.map.qmsg
│   ├── DDS_Generator.pre_map.cdb
│   ├── DDS_Generator.pre_map.hdb
│   ├── DDS_Generator.rtlv.hdb
│   ├── DDS_Generator.rtlv_sg.cdb
│   ├── DDS_Generator.rtlv_sg_swap.cdb
│   ├── DDS_Generator.sgdiff.cdb
│   ├── DDS_Generator.sgdiff.hdb
│   ├── DDS_Generator.sld_design_entry_dsc.sci
│   ├── DDS_Generator.sld_design_entry.sci
│   ├── DDS_Generator.smart_action.txt
│   ├── DDS_Generator.sta_cmp.8_slow.tdb
│   ├── DDS_Generator.sta.qmsg
│   ├── DDS_Generator.sta.rdb
│   ├── DDS_Generator.syn_hier_info
│   ├── DDS_Generator.tis_db_list.ddb
│   ├── DDS_Generator.tmw_info
│   ├── logic_util_heursitic.dat
│   └── prev_cmp_DDS_Generator.qmsg
├── DDS_Generator.asm.rpt
├── DDS_Generator.done
├── DDS_Generator.eda.rpt
├── DDS_Generator.fit.rpt
├── DDS_Generator.fit.smsg
├── DDS_Generator.fit.summary
├── DDS_Generator.flow.rpt
├── DDS_Generator.map.rpt
├── DDS_Generator.map.smsg
├── DDS_Generator.map.summary
├── DDS_Generator.mif
├── DDS_Generator_nativelink_simulation.rpt
├── DDS_Generator.pin
├── DDS_Generator.pof
├── DDS_Generator.qpf
├── DDS_Generator.qsf
├── DDS_Generator.sof
├── DDS_Generator.sta.rpt
├── DDS_Generator.sta.summary
├── DDS_Generator.v
├── DDS_Generator.v.bak
├── greybox_tmp
│   └── cbx_args.txt
├── incremental_db
│   ├── compiled_partitions
│   │   ├── DDS_Generator.db_info
│   │   ├── DDS_Generator.root_partition.cmp.cbp
│   │   ├── DDS_Generator.root_partition.cmp.cdb
│   │   ├── DDS_Generator.root_partition.cmp.dfp
│   │   ├── DDS_Generator.root_partition.cmp.hdb
│   │   ├── DDS_Generator.root_partition.cmp.kpt
│   │   ├── DDS_Generator.root_partition.cmp.logdb
│   │   ├── DDS_Generator.root_partition.cmp.rcfdb
│   │   ├── DDS_Generator.root_partition.cmp.re.rcfdb
│   │   ├── DDS_Generator.root_partition.map.cbp
│   │   ├── DDS_Generator.root_partition.map.cdb
│   │   ├── DDS_Generator.root_partition.map.dpi
│   │   ├── DDS_Generator.root_partition.map.hdb
│   │   └── DDS_Generator.root_partition.map.kpt
│   └── README
├── Rom_sin_tri_bb.v
├── Rom_sin_tri.qip
├── Rom_sin_tri.v
├── simulation
│   └── modelsim
│   ├── DDS_Generator_fast.vo
│   ├── DDS_Generator.mif
│   ├── DDS_Generator_modelsim.xrf
│   ├── DDS_Generator_run_msim_rtl_verilog.do
│   ├── DDS_Generator_run_msim_rtl_verilog.do.bak
│   ├── DDS_Generator_run_msim_rtl_verilog.do.bak1
│   ├── DDS_Generator_run_msim_rtl_verilog.do.bak10
│   ├── DDS_Generator_run_msim_rtl_verilog.do.bak11
│   ├── DDS_Generator_run_msim_rtl_verilog.do.bak2
│   ├── DDS_Generator_run_msim_rtl_verilog.do.bak3
│   ├── DDS_Generator_run_msim_rtl_verilog.do.bak4
│   ├── DDS_Generator_run_msim_rtl_verilog.do.bak5
│   ├── DDS_Generator_run_msim_rtl_verilog.do.bak6
│   ├── DDS_Generator_run_msim_rtl_verilog.do.bak7
│   ├── DDS_Generator_run_msim_rtl_verilog.do.bak8
│   ├── DDS_Generator_run_msim_rtl_verilog.do.bak9
│   ├── DDS_Generator.sft
│   ├── DDS_Generator.ver
│   ├── DDS_Generator_v_fast.sdo
│   ├── DDS_Generator.vo
│   ├── DDS_Generator_v.sdo
│   ├── DDS_Generator.vt
│   ├── DDS_Generator.vt.bak
│   ├── modelsim.ini
│   ├── msim_transcript
│   ├── rtl_work
│   │   ├── @d@d@s_@generator
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── @d@d@s_@generator_vlg_tst
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   ├── _info
│   │   ├── @rom_sin_tri
│   │   │   ├── _primary.dat
│   │   │   ├── _primary.dbs
│   │   │   ├── _primary.vhd
│   │   │   ├── verilog.prw
│   │   │   └── verilog.psm
│   │   └── _vmake
│   └── vsim.wlf
└── 程序说明.doc

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