实测亲测xilinx fpga uart 串口rs232例子实例工程，不出错发送接收数据测试，节省资源3根线串口，可以学习ip core用法verilog写

【实例简介】
实测亲测xilinx fpga uart 串口rs232例子实例工程，ISE打包工程，不出错发送接收数据测试，无状态机，节省资源3根线串口，可以学习rs232串口和倍频ip core用法，字节编写，用verilog编写 基于一个xilinx的学习板子，具体io配置请看工程，测试内容内容是 pc 用 uart rs232发一个字节到fpga，fpga收到之后马上把字节加1发回给pc，uart的波特率是50m时钟，用到了ise的pll倍频，可以学习pll用法，uart 的 verilog 代码没有用到状态机，只用到txd，rxd，gnd这3根最基本的串口通讯线，极大的简化了fpga资源。整个工程
【实例截图】
【核心代码】
实测亲测fpgaverilog代码uart串口用pll倍频，接收后加1回发给pc不出错，goodmy_uart1_VERILOG
└── 2014.12.00备份的vhdl fpga verilog代码 uart串口 串口用pll的接收后加1回发给pc，不出错，goodmy_uart1_VERILOG
└── my_uart1
├── db
│   ├── prev_cmp_uart_test.asm.qmsg
│   ├── prev_cmp_uart_test.fit.qmsg
│   ├── prev_cmp_uart_test.map.qmsg
│   ├── prev_cmp_uart_test.qmsg
│   ├── prev_cmp_uart_test.tan.qmsg
│   ├── uart_test.(0).cnf.cdb
│   ├── uart_test.(0).cnf.hdb
│   ├── uart_test.(1).cnf.cdb
│   ├── uart_test.(1).cnf.hdb
│   ├── uart_test.(2).cnf.cdb
│   ├── uart_test.(2).cnf.hdb
│   ├── uart_test.(3).cnf.cdb
│   ├── uart_test.(3).cnf.hdb
│   ├── uart_test.(4).cnf.cdb
│   ├── uart_test.(4).cnf.hdb
│   ├── uart_test.asm.qmsg
│   ├── uart_test.cbx.xml
│   ├── uart_test.cmp0.ddb
│   ├── uart_test.cmp.bpm
│   ├── uart_test.cmp.cdb
│   ├── uart_test.cmp.ecobp
│   ├── uart_test.cmp.hdb
│   ├── uart_test.cmp.kpt
│   ├── uart_test.cmp.logdb
│   ├── uart_test.cmp_merge.kpt
│   ├── uart_test.cmp.rdb
│   ├── uart_test.cmp.tdb
│   ├── uart_test.db_info
│   ├── uart_test.eco.cdb
│   ├── uart_test.fit.qmsg
│   ├── uart_test.hier_info
│   ├── uart_test.hif
│   ├── uart_test.lpc.html
│   ├── uart_test.lpc.rdb
│   ├── uart_test.lpc.txt
│   ├── uart_test.map_bb.cdb
│   ├── uart_test.map_bb.hdb
│   ├── uart_test.map_bb.logdb
│   ├── uart_test.map.bpm
│   ├── uart_test.map.cdb
│   ├── uart_test.map.ecobp
│   ├── uart_test.map.hdb
│   ├── uart_test.map.kpt
│   ├── uart_test.map.logdb
│   ├── uart_test.map.qmsg
│   ├── uart_test.pre_map.cdb
│   ├── uart_test.pre_map.hdb
│   ├── uart_test.rtlv.hdb
│   ├── uart_test.rtlv_sg.cdb
│   ├── uart_test.rtlv_sg_swap.cdb
│   ├── uart_test.sgdiff.cdb
│   ├── uart_test.sgdiff.hdb
│   ├── uart_test.sld_design_entry_dsc.sci
│   ├── uart_test.sld_design_entry.sci
│   ├── uart_test.syn_hier_info
│   ├── uart_test.tan.qmsg
│   ├── uart_test.tis_db_list.ddb
│   └── uart_test.tmw_info
├── incremental_db
│   ├── compiled_partitions
│   │   ├── uart_test.root_partition.cmp.atm
│   │   ├── uart_test.root_partition.cmp.dfp
│   │   ├── uart_test.root_partition.cmp.hdbx
│   │   ├── uart_test.root_partition.cmp.kpt
│   │   ├── uart_test.root_partition.cmp.logdb
│   │   ├── uart_test.root_partition.cmp.rcf
│   │   ├── uart_test.root_partition.map.atm
│   │   ├── uart_test.root_partition.map.dpi
│   │   ├── uart_test.root_partition.map.hdbx
│   │   ├── uart_test.root_partition.map.kpt
│   │   └── uart_test.root_partition.merge_hb.atm
│   └── README
├── PLL150M_bb.v
├── PLL150M.bsf
├── PLL150M.ppf
├── PLL150M.qip
├── PLL150M.v
├── PLL150M_wave0.jpg
├── PLL150M_waveforms.html
├── rec.v
├── rec.v.bak
├── send.v
├── send.v.bak
├── uart_test.asm.rpt
├── uart_test.done
├── uart_test.dpf
├── uart_test.fit.rpt
├── uart_test.fit.smsg
├── uart_test.fit.summary
├── uart_test.flow.rpt
├── uart_test.map.rpt
├── uart_test.map.summary
├── uart_test.pin
├── uart_test.pof
├── uart_test.qpf
├── uart_test.qsf
├── uart_test.qws
├── uart_test.sof
├── uart_test.tan.rpt
├── uart_test.tan.summary
├── uart_test.v
├── uart_test.v.bak
└── waveperl.log

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