实例介绍
【实例简介】
此代码可以看dds的设计方法和说涉及到的内容
【实例截图】
【核心代码】
DDS
└── DDS
├── 100例程
│ └── vhdl 100
│ ├── 100vhdl例子
│ │ ├── 10_function
│ │ │ ├── 10_bit_to_int.vhd
│ │ │ └── README.TXT
│ │ ├── 11_wiredor
│ │ │ ├── 11_wiredor.vhd
│ │ │ └── README.TXT
│ │ ├── 12_convert
│ │ │ ├── 12_convert.vhd
│ │ │ └── README.TXT
│ │ ├── 13_SHL
│ │ │ ├── 13_SHL.VHD
│ │ │ └── README.TXT
│ │ ├── 14_MVL7_functions
│ │ │ ├── 14_MVL7_functions.vhd
│ │ │ └── README.TXT
│ │ ├── 15_MUX41
│ │ │ ├── 15_MUX41.VHD
│ │ │ ├── 15_MVL7_functions.vhd
│ │ │ ├── 15_MVL7_syn_types.vhd
│ │ │ ├── 15_test_vectors_mux41.vhd
│ │ │ ├── 15_TYPES.VHD
│ │ │ └── README.TXT
│ │ ├── 16_MUX
│ │ │ ├── 16_multiple_mux.vhd
│ │ │ ├── 16_MVL7_functions.vhd
│ │ │ ├── 16_test_vectors.vhd
│ │ │ ├── 16_TYPES.VHD
│ │ │ ├── README.TXT
│ │ │ └── TYPES.VHD
│ │ ├── 17_parity
│ │ │ ├── 17_parity.vhd
│ │ │ ├── 17_test_bench.vhd
│ │ │ └── README.TXT
│ │ ├── 18_LIB
│ │ │ ├── 18_tech_lib.vhd
│ │ │ ├── 18_test_lib.vhd
│ │ │ └── README.TXT
│ │ ├── 19_test_194
│ │ │ └── 19_test_194.vhd
│ │ ├── 1_ADDER
│ │ │ ├── 1_ADDER
│ │ │ │ ├── 1_ADDER.exp
│ │ │ │ ├── files
│ │ │ │ │ ├── L1.rpt
│ │ │ │ │ ├── L2.rpt
│ │ │ │ │ └── L3.rpt
│ │ │ │ └── workdirs
│ │ │ │ ├── aa
│ │ │ │ │ ├── ADDER.sim
│ │ │ │ │ ├── ADDER.syn
│ │ │ │ │ ├── Anal.info
│ │ │ │ │ └── Anal.out
│ │ │ │ └── WORK
│ │ │ │ ├── Anal.info
│ │ │ │ ├── Anal.out
│ │ │ │ ├── BIT_RTL_ADDER.sim
│ │ │ │ └── BIT_RTL_ADDER.syn
│ │ │ ├── 1_adder.acf
│ │ │ ├── 1_adder.hif
│ │ │ ├── 1_adder.mmf
│ │ │ ├── 1_ADDER.VHD
│ │ │ ├── bir_rtl_adder.acf
│ │ │ ├── bir_rtl_adder.hif
│ │ │ ├── bir_rtl_adder.mmf
│ │ │ ├── bir_rtl_adder.tdf
│ │ │ ├── bit_rtl_adder.acf
│ │ │ ├── bit_rtl_adder.hif
│ │ │ ├── bit_rtl_adder.mmf
│ │ │ ├── bit_rtl_adder.vhd
│ │ │ ├── LIB.DLS
│ │ │ ├── README.TXT
│ │ │ └── U2268397.DLS
│ │ ├── 20_test_159
│ │ │ └── 20_test_159.vhd
│ │ ├── 21_test_13a
│ │ │ └── 21_test_13a.vhd
│ │ ├── 22_deadlock
│ │ │ └── 22_deadlock.vhd
│ │ ├── 23_test_120
│ │ │ └── 23_Test_120.vhd
│ │ ├── 24_test_195
│ │ │ └── 24_test_195.vhd
│ │ ├── 25_test_1
│ │ │ ├── 25_test_1a.vhd
│ │ │ └── 25_test_1.vhd
│ │ ├── 26_test_74s
│ │ │ └── 26_test_74s.vhd
│ │ ├── 27_test_16
│ │ │ └── 27_test_16.vhd
│ │ ├── 28_test_64a
│ │ │ └── 28_Test_64a.vhd
│ │ ├── 29_test_35
│ │ │ └── 29_Test_35.vhd
│ │ ├── 2_ADDER
│ │ │ ├── 2_ADDER.VHD
│ │ │ └── README.TXT
│ │ ├── 30_test_3
│ │ │ └── 30_Test_3.vhd
│ │ ├── 31_test_35b
│ │ │ └── 31_test_35b.vhd
│ │ ├── 32_test_110b
│ │ │ └── 32_test_110b.vhd
│ │ ├── 33_comparer
│ │ │ ├── 33_comparer.vhd
│ │ │ ├── 33_COMP.VHD
│ │ │ ├── 33_SIMU.VHD
│ │ │ └── README.TXT
│ │ ├── 34_BUS
│ │ │ ├── 34_readwrite_stim.vhd
│ │ │ ├── 34_readwrite.VHD
│ │ │ └── README.TXT
│ │ ├── 35_486_bus
│ │ │ ├── 35_486_bus.vhd
│ │ │ ├── 35_486_sys.vhd
│ │ │ ├── 35_bit_pack.vhd
│ │ │ ├── 35_bus_test.vhd
│ │ │ ├── 35_ram_controller.vhd
│ │ │ ├── 75_RAM.VHD
│ │ │ └── README.TXT
│ │ ├── 36_GCD
│ │ │ ├── 36_GCD.VHD
│ │ │ ├── 36_TEST.VHD
│ │ │ └── README.TXT
│ │ ├── 37_test_105
│ │ │ └── 37_test_105.vhd
│ │ ├── 38_test_28
│ │ │ └── 38_Test_28.vhd
│ │ ├── 39_wst0dp
│ │ │ ├── 39_wst0dp.vhd
│ │ │ └── README.TXT
│ │ ├── 3_MUL
│ │ │ ├── 3_MUL.VHD
│ │ │ └── README.TXT
│ │ ├── 40_generic_dec
│ │ │ ├── 40_generic_dec.vhd
│ │ │ └── README.TXT
│ │ ├── 41_generic_testbench
│ │ │ ├── 40_generic_dec.vhd
│ │ │ ├── 41_generic_testbench.vhd
│ │ │ └── README.TXT
│ │ ├── 42_MIX
│ │ │ ├── 42_MIX.VHD
│ │ │ └── README.TXT
│ │ ├── 43_register
│ │ │ ├── 43_shift_reg.vhd
│ │ │ ├── 43_test_register.vhd
│ │ │ └── README.TXT
│ │ ├── 44_reg_counter
│ │ │ ├── 44_MVL7_functions.vhd
│ │ │ ├── 44_reg_counter.vhd
│ │ │ ├── 44_synthesis_types.vhd
│ │ │ ├── 44_test_vector.vhd
│ │ │ ├── 44_TYPES.VHD
│ │ │ └── README.TXT
│ │ ├── 45_test_63
│ │ │ └── 45_test_63.vhd
│ │ ├── 46_generic
│ │ │ ├── 46_default_generic.vhd
│ │ │ └── README.TXT
│ │ ├── 47_CONST
│ │ │ └── 47_const_test.vhd
│ │ ├── 48_test_18e
│ │ │ └── 48_test_18e.vhd
│ │ ├── 49_DELTA
│ │ │ └── 49_TEST.VHD
│ │ ├── 4_COMP
│ │ │ ├── 4_COMP.VHD
│ │ │ └── README.TXT
│ │ ├── 50_test_18e
│ │ │ └── 50_test_18e.vhd
│ │ ├── 51_test_113
│ │ │ └── 51_test_113.vhd
│ │ ├── 52_divider
│ │ │ ├── 52_Divider_stim.vhd
│ │ │ ├── 52_DIVIDER.vhd
│ │ │ └── README.TXT
│ │ ├── 53_counter
│ │ │ ├── 53_counter_testbench.vhd
│ │ │ ├── 53_counter.vhd
│ │ │ └── README.TXT
│ │ ├── 54_display
│ │ │ ├── 54_display_stim.vhd
│ │ │ ├── 54_display.vhd
│ │ │ └── README.TXT
│ │ ├── 55_falsepath
│ │ │ ├── 55_falsepath_stim.vhd
│ │ │ ├── 55_falsepath.vhd
│ │ │ └── README.TXT
│ │ ├── 56_prefetch
│ │ │ ├── 56_prefetch.vhd
│ │ │ ├── 56_STIM.VHD
│ │ │ ├── 56_Vhdl.vhd
│ │ │ └── README.TXT
│ │ ├── 57_instruction_dec
│ │ │ └── 57_instruction_dec.vhd
│ │ ├── 58_decoder
│ │ │ └── 58_decoder.vhd
│ │ ├── 59_decoder
│ │ │ └── 59_decoder.vhd
│ │ ├── 5_MUX2
│ │ │ ├── 5_MUX2.VHD
│ │ │ └── README.TXT
│ │ ├── 61_assign
│ │ │ ├── 61_assign.vhd
│ │ │ ├── 61_Logic.vhd
│ │ │ └── README.TXT
│ │ ├── 62_GCD
│ │ │ ├── 62_gcd_stim.vhd
│ │ │ ├── 62_GCD.VHD
│ │ │ └── README.TXT
│ │ ├── 63_gcd_disp
│ │ │ ├── 63_gcd_disp.vhd
│ │ │ ├── 63_STIM.VHD
│ │ │ ├── 63_VHDL.VHD
│ │ │ └── README.TXT
│ │ ├── 64_TLC
│ │ │ ├── 64_test_vectors.vhd
│ │ │ ├── 64_TLC.VHD
│ │ │ └── README.TXT
│ │ ├── 65_conditioner
│ │ │ ├── 65_conditioner_stim.VHD
│ │ │ ├── 65_conditioner.VHD
│ │ │ └── README.TXT
│ │ ├── 66_FIR
│ │ │ ├── 66_FIR.VHD
│ │ │ ├── 66_PACK.VHD
│ │ │ ├── 66_signed.vhd
│ │ │ └── 66_testfir.vhd
│ │ ├── 67_ellipf
│ │ │ ├── 67_ellipf.vhd
│ │ │ ├── 67_PACK.VHD
│ │ │ ├── 67_test_vector.vhd
│ │ │ └── README.TXT
│ │ ├── 68_alarm_controller
│ │ │ ├── 68_alarm_controller.vhd
│ │ │ ├── 68_tb_alarm_controller.vhd
│ │ │ ├── 69_p_alarm_clock.vhd
│ │ │ └── README.TXT
│ │ ├── 69_decoder
│ │ │ ├── 69_decoder.vhd
│ │ │ ├── 69_p_alarm_clock.vhd
│ │ │ ├── 69_tb_decoder.vhd
│ │ │ └── README.TXT
│ │ ├── 6_REG
│ │ │ ├── 6_REG.VHD
│ │ │ └── README.TXT
│ │ ├── 70_alarm_buffer
│ │ │ ├── 69_p_alarm_clock.vhd
│ │ │ ├── 70_buffer.vhd
│ │ │ ├── 70_tb_buffer.vhd
│ │ │ └── README.TXT
│ │ ├── 71_alarm_counter
│ │ │ ├── 69_p_alarm_clock.vhd
│ │ │ ├── 71_alarm_counter.vhd
│ │ │ ├── 71_alarm_reg.vhd
│ │ │ ├── 71_tb_alarm_counter.vhd
│ │ │ ├── 71_tb_alarm_reg.vhd
│ │ │ └── README.TXT
│ │ ├── 72_alarm_display
│ │ │ ├── 69_p_alarm_clock.vhd
│ │ │ ├── 72_display_driver.vhd
│ │ │ ├── 72_tb_display_driver.vhd
│ │ │ └── README.TXT
│ │ ├── 73_alarm_fq
│ │ │ ├── 69_p_alarm_clock.vhd
│ │ │ ├── 73_fq_divider.vhd
│ │ │ ├── 73_tb_fq_divider.vhd
│ │ │ └── README.TXT
│ │ ├── 74_alarm_clock
│ │ │ ├── 69_p_alarm_clock.vhd
│ │ │ ├── 74_alarm_clock.vhd
│ │ │ ├── 74_tb_alarm_clock.vhd
│ │ │ └── README.TXT
│ │ ├── 75_RAM
│ │ │ ├── 35_bit_pack.vhd
│ │ │ ├── 75_RAM.VHD
│ │ │ └── README.TXT
│ │ ├── 76_PID
│ │ │ ├── 76_Fpu.vhd
│ │ │ ├── 76_pid_stim.vhd
│ │ │ ├── 76_Pid.vhd
│ │ │ └── README.TXT
│ │ ├── 77_NPS
│ │ │ └── README.TXT
│ │ ├── 78_alu_input
│ │ │ ├── 78_alu_inputs.vhd
│ │ │ ├── 78_test_vectors.vhd
│ │ │ └── README.TXT
│ │ ├── 79_ALU
│ │ │ ├── 79_ALU.VHD
│ │ │ ├── 79_test_vectors.vhd
│ │ │ └── README.TXT
│ │ ├── 7_shiftreg
│ │ │ ├── 7_MVL7_functions.vhd
│ │ │ ├── 7_shiftreg.vhd
│ │ │ ├── 7_synthesis_types.vhd
│ │ │ ├── 7_test_vector.vhd
│ │ │ ├── 7_TYPES.VHD
│ │ │ └── README.TXT
│ │ ├── 80_MEM
│ │ │ ├── 80_mem_stim.vhd
│ │ │ ├── 80_MEM.VHD
│ │ │ └── README.TXT
│ │ ├── 81_Q_REG
│ │ │ ├── 81_q_reg_stim.vhd
│ │ │ ├── 81_Q_REG.VHD
│ │ │ └── README.TXT
│ │ ├── 82_output_shifter
│ │ │ ├── 82_output_and_shifter.vhd
│ │ │ ├── 82_output_shifter_stim.vhd
│ │ │ └── README.TXT
│ │ ├── 83_multiplexer
│ │ │ ├── 83_multiplexer_stim.vhd
│ │ │ ├── 83_multiplexer.vhd
│ │ │ └── README.TXT
│ │ ├── 84_REG
│ │ │ ├── 84_reg_stim.vhd
│ │ │ ├── 84_REG.VHD
│ │ │ └── README.TXT
│ │ ├── 85_UPC
│ │ │ ├── 85_upc_stim.vhd
│ │ │ ├── 85_UPC.VHD
│ │ │ └── README.TXT
│ │ ├── 86_STACK
│ │ │ ├── 86_stack_stim.vhd
│ │ │ ├── 86_STACK.VHD
│ │ │ └── README.TXT
│ │ ├── 87_control
│ │ │ ├── 87_control_stim.vhd
│ │ │ ├── 87_control.vhd
│ │ │ └── README.TXT
│ │ ├── 88_arms_counter
│ │ │ ├── 88_arms_counter_stim.vhd
│ │ │ ├── 88_ARMS_COUNTER.vhd
│ │ │ ├── 88_pack_2_0.vhd
│ │ │ └── README.TXT
│ │ ├── 89_full_adder
│ │ │ ├── 89_full_adder_stim.vhd
│ │ │ ├── 89_Full_adder.vhd
│ │ │ ├── 89_pack_2_0.vhd
│ │ │ └── README.TXT
│ │ ├── 8_BITPKG
│ │ │ ├── 8_BITPKG.VHD
│ │ │ ├── 8_bit_rtl_lib.vhd
│ │ │ └── README.TXT
│ │ ├── 90_WSS
│ │ │ ├── 90_wss_component.vhd
│ │ │ ├── 90_wss_coprocessor.vhd
│ │ │ ├── 90_wss_subtype.vhd
│ │ │ └── README.TXT
│ │ ├── 91_WSS
│ │ │ ├── 90_wss_component.vhd
│ │ │ ├── 90_wss_subtype.vhd
│ │ │ ├── 91_wss_mem_sequence.vhd
│ │ │ └── README.TXT
│ │ ├── 92_WSS
│ │ │ ├── 90_wss_component.vhd
│ │ │ ├── 90_wss_subtype.vhd
│ │ │ ├── 92_wss_stringreg.vhd
│ │ │ └── README.TXT
│ │ ├── 93_WSS
│ │ │ ├── 90_wss_component.vhd
│ │ │ ├── 90_wss_subtype.vhd
│ │ │ ├── 93_wss_top.vhd
│ │ │ ├── 93_WSS.VHD
│ │ │ └── README.TXT
│ │ ├── 94_SPARC
│ │ │ └── README.TXT
│ │ └── 9_MVL7_TYPES
│ │ ├── 9_MVL7_types.vhd
│ │ └── README.TXT
│ └── vhdl100.pdf
├── 82个例程
│ └── 82 Examples for VHDL and Verilog code
│ ├── 12位寄存器_verilog.v
│ ├── 16450异步通讯接口，ALDEC提供_verilog.v
│ ├── 16450异步通讯接口，ALDEC提供.vhd
│ ├── 4位乘法器_vhdl.txt
│ ├── 4位除法器_vhdl.txt
│ ├── fifo_vhdl.txt
│ ├── LED七段译码 _vhdl.txt
│ ├── stop_watch.vhd
│ ├── VHDL_计数器及testbench.txt
│ ├── 一个VHDL实现的测频计.vhd
│ ├── 一个同步状态机_verilog.txt
│ ├── 一个游戏程序mancala_vhdl.vhd
│ ├── 一个简单的UART_verilog.v
│ ├── 一个简单的UART_vhdl.vhd
│ ├── 一个简单的状态机_altera_verilog.v
│ ├── 一个简单的状态机 _altera_vhdl.vhd
│ ├── 三人表决器（三种不同的描述方式）_vhdl.txt
│ ├── 三态总线_vhdl.txt
│ ├── 二进制到BCD码转换_verilog.txt
│ ├── 二进制到BCD码转换_vhd.txt
│ ├── 二进制到格雷码转换_verilog.txt
│ ├── 二进制到格雷码转换_vhdl.txt
│ ├── 伪随机数产生器_vhdl.vhd
│ ├── 伪随机比特发生器_vhdl.txt
│ ├── 使用列举类型的状态机_vhdl.vhd
│ ├── 使用变量的状态机_vhdl.txt
│ ├── 元件例化与层次设计_verilog.txt
│ ├── 元件例化与层次设计_vhdl.txt
│ ├── 加法器：generate语句的应用_vhdl.txt
│ ├── 加法器描述_vhdl.txt
│ ├── 加法器源程序_verilog.v
│ ├── 加法器源程序_vhdl.vhd
│ ├── 双2－4译码器：74139_vhdl.txt
│ ├── 双向总线_vhdl.txt
│ ├── 双向管脚（clocked bidirectional pin）_verilog.txt
│ ├── 各种功能的计数器_altera_vhdl.vhd
│ ├── 各种类型计数器 _altera_verilog.v
│ ├── 四D触发器：74175_vhdl .txt
│ ├── 地址译码（for m68008）_vhdl.txt
│ ├── 多路选择器（MUX）_verilog.txt
│ ├── 多路选择器 （使用case语句）_vhdl .txt
│ ├── 多路选择器（使用if－else语句）_vhdl.txt
│ ├── 多路选择器（使用select语句）_vhdl.txt
│ ├── 多路选择器（使用when－else语句）_vhdl.txt
│ ├── 将16进制转化为std_logic_vhdl.txt
│ ├── 布斯乘法器__vhdl.txt
│ ├── 带load，clr等功能的寄存器_verilog.v
│ ├── 带load、clr等功能的寄存器_vhdl.vhd
│ ├── 带三态输出的8位D寄存器：74374_374_vhdl.txt
│ ├── 带同步复位的状态机_vhdl.txt
│ ├── 带莫尔_米勒输出的状态机_vhdl.txt
│ ├── 并口通讯代码（调试通过）.txt
│ ├── 无符号数到整数的转换_altera_vhdl.vhd
│ ├── 最高优先级编码器_vhdl .txt
│ ├── 条件赋值：使用when else语句_vhdl.vhd
│ ├── 条件赋值：使用列举类型_vhdl.vhd
│ ├── 条件赋值：使用多路选择器_vhdl.vhd
│ ├── 步进电机控制器_vhdl.vhd
│ ├── 汉明纠错吗编码器_vhdl.txt
│ ├── 汉明纠错吗译码器_vhdl.txt
│ ├── 波形发生器（含test beach）_vhdl.vhd
│ ├── 用状态机实现的计数器_altera_vhdl.vhd
│ ├── 用状态机设计的交通灯控制器_verilog.v
│ ├── 直流电机控制器dc_motor_vhdl.vhd
│ ├── 相应加法器的测试向量（test bench)_verilog.v
│ ├── 相应加法器的测试向量（test bench)_vhdl.vhd
│ ├── 移位寄存器：74164_vhdl.txt
│ ├── 移位寄存器_verilog.txt
│ ├── 移位寄存器_vhdl.txt
│ ├── 简单的12位寄存器_vhdl.vhd
│ ├── 简单的锁存器_verilog.v
│ ├── 简单的锁存器_vhdl.vhd
│ ├── 米勒型状态机_vhdl.txt
│ ├── 经典双进程状态机（含test beach）_vhdl.txt
│ ├── 莫尔型状态机1_vhdl.txt
│ ├── 莫尔型状态机2_vhdl.txt
│ ├── 解复用器_vhdl.txt
│ ├── 计数器：generate语句的应用_vhdl.txt
│ ├── 计数器：GENERIC语句的应用_vhdl.txt
│ ├── 计数器：std_logic_unsigned的用法_vhdl.txt
│ ├── 计数器：wait语句的应用_vhdl.txt
│ └── 通用寄存器_vhdl.txt
├── b9537a4ea709.rar
├── code
│ └── sin_cos
│ └── DDS
│ ├── add32.asm.rpt
│ ├── add32_assignment_defaults.qdf
│ ├── add32.done
│ ├── add32.fit.rpt
│ ├── add32.fit.smsg
│ ├── add32.fit.summary
│ ├── add32.flow.rpt
│ ├── add32.map.rpt
│ ├── add32.map.summary
│ ├── add32.pin
│ ├── add32.pof
│ ├── add32.qpf
│ ├── add32.qsf
│ ├── add32.qws
│ ├── add32.sof
│ ├── add32.tan.rpt
│ ├── add32.tan.summary
│ ├── add32.vhd
│ ├── adder32b.vhd
│ ├── adder32.vhd
│ ├── adderful1.asm.rpt
│ ├── adderful1.done
│ ├── adderful1.fit.rpt
│ ├── adderful1.fit.smsg
│ ├── adderful1.fit.summary
│ ├── adderful1.flow.rpt
│ ├── adderful1.map.rpt
│ ├── adderful1.map.summary
│ ├── adderful1.pin
│ ├── adderful1.pof
│ ├── adderful1.qpf
│ ├── adderful1.qsf
│ ├── adderful1.qws
│ ├── adderful1.sof
│ ├── adderful1.tan.rpt
│ ├── adderful1.tan.summary
│ ├── adderful1.vhd
│ ├── adderful.asm.rpt
│ ├── adderful.done
│ ├── adderful.fit.rpt
│ ├── adderful.fit.smsg
│ ├── adderful.fit.summary
│ ├── adderful.flow.rpt
│ ├── adderful.map.rpt
│ ├── adderful.map.summary
│ ├── adderful.pin
│ ├── adderful.pof
│ ├── adderful.qpf
│ ├── adderful.qsf
│ ├── adderful.qws
│ ├── adderful.sof
│ ├── adderful.tan.rpt
│ ├── adderful.tan.summary
│ ├── adderful.vhd
│ ├── data_rom.asm.rpt
│ ├── data_rom.cmp
│ ├── data_rom.done
│ ├── data_rom.fit.rpt
│ ├── data_rom.fit.smsg
│ ├── data_rom.fit.summary
│ ├── data_rom.flow.rpt
│ ├── data_rom.map.rpt
│ ├── data_rom.map.summary
│ ├── data_rom.pin
│ ├── data_rom.pof
│ ├── data_rom.qpf
│ ├── data_rom.qsf
│ ├── data_rom.qws
│ ├── data_rom.sof
│ ├── data_rom.tan.rpt
│ ├── data_rom.tan.summary
│ ├── data_rom.vhd
│ ├── db
│ │ ├── add32.db_info
│ │ ├── add32.sld_design_entry.sci
│ │ ├── adderful.(0).cnf.cdb
│ │ ├── adderful.(0).cnf.hdb
│ │ ├── adderful1.(0).cnf.cdb
│ │ ├── adderful1.(0).cnf.hdb
│ │ ├── adderful1.(1).cnf.cdb
│ │ ├── adderful1.(1).cnf.hdb
│ │ ├── adderful1.(2).cnf.cdb
│ │ ├── adderful1.(2).cnf.hdb
│ │ ├── adderful1.asm.qmsg
│ │ ├── adderful1.cbx.xml
│ │ ├── adderful1.cmp0.ddb
│ │ ├── adderful1.cmp.cdb
│ │ ├── adderful1.cmp.hdb
│ │ ├── adderful1.cmp.kpt
│ │ ├── adderful1.cmp.logdb
│ │ ├── adderful1.cmp.rdb
│ │ ├── adderful1.cmp.tdb
│ │ ├── adderful1.db_info
│ │ ├── adderful1.dbp
│ │ ├── adderful1.eco.cdb
│ │ ├── adderful1.fit.qmsg
│ │ ├── adderful1.hier_info
│ │ ├── adderful1.hif
│ │ ├── adderful1.map.cdb
│ │ ├── adderful1.map.hdb
│ │ ├── adderful1.map.logdb
│ │ ├── adderful1.map.qmsg
│ │ ├── adderful1.pre_map.cdb
│ │ ├── adderful1.pre_map.hdb
│ │ ├── adderful1.psp
│ │ ├── adderful1.rtlv.hdb
│ │ ├── adderful1.rtlv_sg.cdb
│ │ ├── adderful1.rtlv_sg_swap.cdb
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│ └── juchi_rom
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│ └── juchi_rom.cmp.rdb
├── ddsvhdl代码.rar
├── DDS正弦波发生器源代码.docx
├── DDS波形发生器VHDL源码.doc
├── DDS的VHDL实现.doc
├── dds算法.rar
├── fft_ip.rar
├── I2C读写源码vrilog.rar
├── ppt.rar
├── sincon.rar
├── uart+波形
│ └── FPGAVHDL
│ └── 第8章程序部分
│ ├── ~$16 频率计程序设计与仿真.doc
│ ├── 8.22 出租车计价器VHDL程序与仿真 2004.8修改.doc
│ ├── 8.22 出租车计价器VHDL程序与仿真.doc
│ ├── 8.23 波形发生程序.doc
│ ├── 8.24 步进电机定位控制系统VHDL程序与仿真.doc
│ ├── 8.3 LCD控制VHDL程序与仿真 2004.8修改.doc
│ ├── 8.3 LCD控制VHDL程序与仿真.doc
│ ├── 8.4 ADC0809 VHDL控制程序.doc
│ ├── 8.5 TLC5510 VHDL控制程序.doc
│ ├── 8.6 DAC0832 接口电路程序.doc
│ ├── 8.7 TLC7524接口电路程序.doc
│ ├── 8.8 URAT VHDL程序与仿真.doc
│ └── 8.9 ASK调制与解调VHDL程序及仿真.doc
├── uart+波形.rar
├── VHDL描述的直接数字信号合成器的设计.pdf
├── vhdl源代码.rar
├── vrilogsram.rar
├── 任意波形发生器的一种快速设计与实现.pdf
├── 利用VHDL语言实现直接数字频率合成.pdf
├── 图像传感器.rar
├── 基于DDS芯片AD7008的信号发生器的设计与实现.pdf
├── 基于FPGA和DDS技术的任意波形发生器设计.pdf
├── 基于FPGA的DDS信号发生器系统的设计.pdf
├── 基于FPGA的DDS信号源设计.pdf
├── 基于FPGA的DDS正弦信号发生器的设计和实现.pdf
├── 基于FPGA的DDS波形发生器.pdf
├── 基于FPGA的DDS波形发生器的设计与实现.pdf
├── 基于FPGA的DDS的VHDL设计.pdf
├── 基于FPGA的DDS算法的优化.pdf
├── 基于FPGA的DDS设计.doc
├── 基于FPGA的DDS设计与实现.pdf
├── 基于FPGA的DDS调频信号的研究与实现.pdf
├── 基于FPGA的ROM数据定制的几种方法.pdf
├── 基于FPGA的ROM设计问题.pdf
├── 基于FPGA的双DDS任意波发生器设计与杂散噪声抑制方法.pdf
├── 基于FPGA的并行扫频DDS的实现.pdf
├── 基于FPGA的直接型FIR滤波器实现.pdf
├── 基于FPGA的直接数字频率合成器的设计.pdf
├── 基于SOPC的DDS函数发生器的设计.pdf
├── 基_于vhdl的DDS设计.doc
├── 基于VHDL的正弦波发生器设计.pdf
├── 基于VHDL的直接数字频率合成器设计与实现.pdf
├── 基于VHDL编程的DDS设计.pdf
├── 毕业论文(DDS的VHDL语言实现及其高纯谱研究).doc
├── 直接数字频率合成单象限存储结构的VHDL语言实现.pdf
├── 频率发生器.rar
└── 高分辨率DDS的FPGA设计.pdf
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此代码可以看dds的设计方法和说涉及到的内容
【实例截图】
【核心代码】
DDS
└── DDS
├── 100例程
│ └── vhdl 100
│ ├── 100vhdl例子
│ │ ├── 10_function
│ │ │ ├── 10_bit_to_int.vhd
│ │ │ └── README.TXT
│ │ ├── 11_wiredor
│ │ │ ├── 11_wiredor.vhd
│ │ │ └── README.TXT
│ │ ├── 12_convert
│ │ │ ├── 12_convert.vhd
│ │ │ └── README.TXT
│ │ ├── 13_SHL
│ │ │ ├── 13_SHL.VHD
│ │ │ └── README.TXT
│ │ ├── 14_MVL7_functions
│ │ │ ├── 14_MVL7_functions.vhd
│ │ │ └── README.TXT
│ │ ├── 15_MUX41
│ │ │ ├── 15_MUX41.VHD
│ │ │ ├── 15_MVL7_functions.vhd
│ │ │ ├── 15_MVL7_syn_types.vhd
│ │ │ ├── 15_test_vectors_mux41.vhd
│ │ │ ├── 15_TYPES.VHD
│ │ │ └── README.TXT
│ │ ├── 16_MUX
│ │ │ ├── 16_multiple_mux.vhd
│ │ │ ├── 16_MVL7_functions.vhd
│ │ │ ├── 16_test_vectors.vhd
│ │ │ ├── 16_TYPES.VHD
│ │ │ ├── README.TXT
│ │ │ └── TYPES.VHD
│ │ ├── 17_parity
│ │ │ ├── 17_parity.vhd
│ │ │ ├── 17_test_bench.vhd
│ │ │ └── README.TXT
│ │ ├── 18_LIB
│ │ │ ├── 18_tech_lib.vhd
│ │ │ ├── 18_test_lib.vhd
│ │ │ └── README.TXT
│ │ ├── 19_test_194
│ │ │ └── 19_test_194.vhd
│ │ ├── 1_ADDER
│ │ │ ├── 1_ADDER
│ │ │ │ ├── 1_ADDER.exp
│ │ │ │ ├── files
│ │ │ │ │ ├── L1.rpt
│ │ │ │ │ ├── L2.rpt
│ │ │ │ │ └── L3.rpt
│ │ │ │ └── workdirs
│ │ │ │ ├── aa
│ │ │ │ │ ├── ADDER.sim
│ │ │ │ │ ├── ADDER.syn
│ │ │ │ │ ├── Anal.info
│ │ │ │ │ └── Anal.out
│ │ │ │ └── WORK
│ │ │ │ ├── Anal.info
│ │ │ │ ├── Anal.out
│ │ │ │ ├── BIT_RTL_ADDER.sim
│ │ │ │ └── BIT_RTL_ADDER.syn
│ │ │ ├── 1_adder.acf
│ │ │ ├── 1_adder.hif
│ │ │ ├── 1_adder.mmf
│ │ │ ├── 1_ADDER.VHD
│ │ │ ├── bir_rtl_adder.acf
│ │ │ ├── bir_rtl_adder.hif
│ │ │ ├── bir_rtl_adder.mmf
│ │ │ ├── bir_rtl_adder.tdf
│ │ │ ├── bit_rtl_adder.acf
│ │ │ ├── bit_rtl_adder.hif
│ │ │ ├── bit_rtl_adder.mmf
│ │ │ ├── bit_rtl_adder.vhd
│ │ │ ├── LIB.DLS
│ │ │ ├── README.TXT
│ │ │ └── U2268397.DLS
│ │ ├── 20_test_159
│ │ │ └── 20_test_159.vhd
│ │ ├── 21_test_13a
│ │ │ └── 21_test_13a.vhd
│ │ ├── 22_deadlock
│ │ │ └── 22_deadlock.vhd
│ │ ├── 23_test_120
│ │ │ └── 23_Test_120.vhd
│ │ ├── 24_test_195
│ │ │ └── 24_test_195.vhd
│ │ ├── 25_test_1
│ │ │ ├── 25_test_1a.vhd
│ │ │ └── 25_test_1.vhd
│ │ ├── 26_test_74s
│ │ │ └── 26_test_74s.vhd
│ │ ├── 27_test_16
│ │ │ └── 27_test_16.vhd
│ │ ├── 28_test_64a
│ │ │ └── 28_Test_64a.vhd
│ │ ├── 29_test_35
│ │ │ └── 29_Test_35.vhd
│ │ ├── 2_ADDER
│ │ │ ├── 2_ADDER.VHD
│ │ │ └── README.TXT
│ │ ├── 30_test_3
│ │ │ └── 30_Test_3.vhd
│ │ ├── 31_test_35b
│ │ │ └── 31_test_35b.vhd
│ │ ├── 32_test_110b
│ │ │ └── 32_test_110b.vhd
│ │ ├── 33_comparer
│ │ │ ├── 33_comparer.vhd
│ │ │ ├── 33_COMP.VHD
│ │ │ ├── 33_SIMU.VHD
│ │ │ └── README.TXT
│ │ ├── 34_BUS
│ │ │ ├── 34_readwrite_stim.vhd
│ │ │ ├── 34_readwrite.VHD
│ │ │ └── README.TXT
│ │ ├── 35_486_bus
│ │ │ ├── 35_486_bus.vhd
│ │ │ ├── 35_486_sys.vhd
│ │ │ ├── 35_bit_pack.vhd
│ │ │ ├── 35_bus_test.vhd
│ │ │ ├── 35_ram_controller.vhd
│ │ │ ├── 75_RAM.VHD
│ │ │ └── README.TXT
│ │ ├── 36_GCD
│ │ │ ├── 36_GCD.VHD
│ │ │ ├── 36_TEST.VHD
│ │ │ └── README.TXT
│ │ ├── 37_test_105
│ │ │ └── 37_test_105.vhd
│ │ ├── 38_test_28
│ │ │ └── 38_Test_28.vhd
│ │ ├── 39_wst0dp
│ │ │ ├── 39_wst0dp.vhd
│ │ │ └── README.TXT
│ │ ├── 3_MUL
│ │ │ ├── 3_MUL.VHD
│ │ │ └── README.TXT
│ │ ├── 40_generic_dec
│ │ │ ├── 40_generic_dec.vhd
│ │ │ └── README.TXT
│ │ ├── 41_generic_testbench
│ │ │ ├── 40_generic_dec.vhd
│ │ │ ├── 41_generic_testbench.vhd
│ │ │ └── README.TXT
│ │ ├── 42_MIX
│ │ │ ├── 42_MIX.VHD
│ │ │ └── README.TXT
│ │ ├── 43_register
│ │ │ ├── 43_shift_reg.vhd
│ │ │ ├── 43_test_register.vhd
│ │ │ └── README.TXT
│ │ ├── 44_reg_counter
│ │ │ ├── 44_MVL7_functions.vhd
│ │ │ ├── 44_reg_counter.vhd
│ │ │ ├── 44_synthesis_types.vhd
│ │ │ ├── 44_test_vector.vhd
│ │ │ ├── 44_TYPES.VHD
│ │ │ └── README.TXT
│ │ ├── 45_test_63
│ │ │ └── 45_test_63.vhd
│ │ ├── 46_generic
│ │ │ ├── 46_default_generic.vhd
│ │ │ └── README.TXT
│ │ ├── 47_CONST
│ │ │ └── 47_const_test.vhd
│ │ ├── 48_test_18e
│ │ │ └── 48_test_18e.vhd
│ │ ├── 49_DELTA
│ │ │ └── 49_TEST.VHD
│ │ ├── 4_COMP
│ │ │ ├── 4_COMP.VHD
│ │ │ └── README.TXT
│ │ ├── 50_test_18e
│ │ │ └── 50_test_18e.vhd
│ │ ├── 51_test_113
│ │ │ └── 51_test_113.vhd
│ │ ├── 52_divider
│ │ │ ├── 52_Divider_stim.vhd
│ │ │ ├── 52_DIVIDER.vhd
│ │ │ └── README.TXT
│ │ ├── 53_counter
│ │ │ ├── 53_counter_testbench.vhd
│ │ │ ├── 53_counter.vhd
│ │ │ └── README.TXT
│ │ ├── 54_display
│ │ │ ├── 54_display_stim.vhd
│ │ │ ├── 54_display.vhd
│ │ │ └── README.TXT
│ │ ├── 55_falsepath
│ │ │ ├── 55_falsepath_stim.vhd
│ │ │ ├── 55_falsepath.vhd
│ │ │ └── README.TXT
│ │ ├── 56_prefetch
│ │ │ ├── 56_prefetch.vhd
│ │ │ ├── 56_STIM.VHD
│ │ │ ├── 56_Vhdl.vhd
│ │ │ └── README.TXT
│ │ ├── 57_instruction_dec
│ │ │ └── 57_instruction_dec.vhd
│ │ ├── 58_decoder
│ │ │ └── 58_decoder.vhd
│ │ ├── 59_decoder
│ │ │ └── 59_decoder.vhd
│ │ ├── 5_MUX2
│ │ │ ├── 5_MUX2.VHD
│ │ │ └── README.TXT
│ │ ├── 61_assign
│ │ │ ├── 61_assign.vhd
│ │ │ ├── 61_Logic.vhd
│ │ │ └── README.TXT
│ │ ├── 62_GCD
│ │ │ ├── 62_gcd_stim.vhd
│ │ │ ├── 62_GCD.VHD
│ │ │ └── README.TXT
│ │ ├── 63_gcd_disp
│ │ │ ├── 63_gcd_disp.vhd
│ │ │ ├── 63_STIM.VHD
│ │ │ ├── 63_VHDL.VHD
│ │ │ └── README.TXT
│ │ ├── 64_TLC
│ │ │ ├── 64_test_vectors.vhd
│ │ │ ├── 64_TLC.VHD
│ │ │ └── README.TXT
│ │ ├── 65_conditioner
│ │ │ ├── 65_conditioner_stim.VHD
│ │ │ ├── 65_conditioner.VHD
│ │ │ └── README.TXT
│ │ ├── 66_FIR
│ │ │ ├── 66_FIR.VHD
│ │ │ ├── 66_PACK.VHD
│ │ │ ├── 66_signed.vhd
│ │ │ └── 66_testfir.vhd
│ │ ├── 67_ellipf
│ │ │ ├── 67_ellipf.vhd
│ │ │ ├── 67_PACK.VHD
│ │ │ ├── 67_test_vector.vhd
│ │ │ └── README.TXT
│ │ ├── 68_alarm_controller
│ │ │ ├── 68_alarm_controller.vhd
│ │ │ ├── 68_tb_alarm_controller.vhd
│ │ │ ├── 69_p_alarm_clock.vhd
│ │ │ └── README.TXT
│ │ ├── 69_decoder
│ │ │ ├── 69_decoder.vhd
│ │ │ ├── 69_p_alarm_clock.vhd
│ │ │ ├── 69_tb_decoder.vhd
│ │ │ └── README.TXT
│ │ ├── 6_REG
│ │ │ ├── 6_REG.VHD
│ │ │ └── README.TXT
│ │ ├── 70_alarm_buffer
│ │ │ ├── 69_p_alarm_clock.vhd
│ │ │ ├── 70_buffer.vhd
│ │ │ ├── 70_tb_buffer.vhd
│ │ │ └── README.TXT
│ │ ├── 71_alarm_counter
│ │ │ ├── 69_p_alarm_clock.vhd
│ │ │ ├── 71_alarm_counter.vhd
│ │ │ ├── 71_alarm_reg.vhd
│ │ │ ├── 71_tb_alarm_counter.vhd
│ │ │ ├── 71_tb_alarm_reg.vhd
│ │ │ └── README.TXT
│ │ ├── 72_alarm_display
│ │ │ ├── 69_p_alarm_clock.vhd
│ │ │ ├── 72_display_driver.vhd
│ │ │ ├── 72_tb_display_driver.vhd
│ │ │ └── README.TXT
│ │ ├── 73_alarm_fq
│ │ │ ├── 69_p_alarm_clock.vhd
│ │ │ ├── 73_fq_divider.vhd
│ │ │ ├── 73_tb_fq_divider.vhd
│ │ │ └── README.TXT
│ │ ├── 74_alarm_clock
│ │ │ ├── 69_p_alarm_clock.vhd
│ │ │ ├── 74_alarm_clock.vhd
│ │ │ ├── 74_tb_alarm_clock.vhd
│ │ │ └── README.TXT
│ │ ├── 75_RAM
│ │ │ ├── 35_bit_pack.vhd
│ │ │ ├── 75_RAM.VHD
│ │ │ └── README.TXT
│ │ ├── 76_PID
│ │ │ ├── 76_Fpu.vhd
│ │ │ ├── 76_pid_stim.vhd
│ │ │ ├── 76_Pid.vhd
│ │ │ └── README.TXT
│ │ ├── 77_NPS
│ │ │ └── README.TXT
│ │ ├── 78_alu_input
│ │ │ ├── 78_alu_inputs.vhd
│ │ │ ├── 78_test_vectors.vhd
│ │ │ └── README.TXT
│ │ ├── 79_ALU
│ │ │ ├── 79_ALU.VHD
│ │ │ ├── 79_test_vectors.vhd
│ │ │ └── README.TXT
│ │ ├── 7_shiftreg
│ │ │ ├── 7_MVL7_functions.vhd
│ │ │ ├── 7_shiftreg.vhd
│ │ │ ├── 7_synthesis_types.vhd
│ │ │ ├── 7_test_vector.vhd
│ │ │ ├── 7_TYPES.VHD
│ │ │ └── README.TXT
│ │ ├── 80_MEM
│ │ │ ├── 80_mem_stim.vhd
│ │ │ ├── 80_MEM.VHD
│ │ │ └── README.TXT
│ │ ├── 81_Q_REG
│ │ │ ├── 81_q_reg_stim.vhd
│ │ │ ├── 81_Q_REG.VHD
│ │ │ └── README.TXT
│ │ ├── 82_output_shifter
│ │ │ ├── 82_output_and_shifter.vhd
│ │ │ ├── 82_output_shifter_stim.vhd
│ │ │ └── README.TXT
│ │ ├── 83_multiplexer
│ │ │ ├── 83_multiplexer_stim.vhd
│ │ │ ├── 83_multiplexer.vhd
│ │ │ └── README.TXT
│ │ ├── 84_REG
│ │ │ ├── 84_reg_stim.vhd
│ │ │ ├── 84_REG.VHD
│ │ │ └── README.TXT
│ │ ├── 85_UPC
│ │ │ ├── 85_upc_stim.vhd
│ │ │ ├── 85_UPC.VHD
│ │ │ └── README.TXT
│ │ ├── 86_STACK
│ │ │ ├── 86_stack_stim.vhd
│ │ │ ├── 86_STACK.VHD
│ │ │ └── README.TXT
│ │ ├── 87_control
│ │ │ ├── 87_control_stim.vhd
│ │ │ ├── 87_control.vhd
│ │ │ └── README.TXT
│ │ ├── 88_arms_counter
│ │ │ ├── 88_arms_counter_stim.vhd
│ │ │ ├── 88_ARMS_COUNTER.vhd
│ │ │ ├── 88_pack_2_0.vhd
│ │ │ └── README.TXT
│ │ ├── 89_full_adder
│ │ │ ├── 89_full_adder_stim.vhd
│ │ │ ├── 89_Full_adder.vhd
│ │ │ ├── 89_pack_2_0.vhd
│ │ │ └── README.TXT
│ │ ├── 8_BITPKG
│ │ │ ├── 8_BITPKG.VHD
│ │ │ ├── 8_bit_rtl_lib.vhd
│ │ │ └── README.TXT
│ │ ├── 90_WSS
│ │ │ ├── 90_wss_component.vhd
│ │ │ ├── 90_wss_coprocessor.vhd
│ │ │ ├── 90_wss_subtype.vhd
│ │ │ └── README.TXT
│ │ ├── 91_WSS
│ │ │ ├── 90_wss_component.vhd
│ │ │ ├── 90_wss_subtype.vhd
│ │ │ ├── 91_wss_mem_sequence.vhd
│ │ │ └── README.TXT
│ │ ├── 92_WSS
│ │ │ ├── 90_wss_component.vhd
│ │ │ ├── 90_wss_subtype.vhd
│ │ │ ├── 92_wss_stringreg.vhd
│ │ │ └── README.TXT
│ │ ├── 93_WSS
│ │ │ ├── 90_wss_component.vhd
│ │ │ ├── 90_wss_subtype.vhd
│ │ │ ├── 93_wss_top.vhd
│ │ │ ├── 93_WSS.VHD
│ │ │ └── README.TXT
│ │ ├── 94_SPARC
│ │ │ └── README.TXT
│ │ └── 9_MVL7_TYPES
│ │ ├── 9_MVL7_types.vhd
│ │ └── README.TXT
│ └── vhdl100.pdf
├── 82个例程
│ └── 82 Examples for VHDL and Verilog code
│ ├── 12位寄存器_verilog.v
│ ├── 16450异步通讯接口，ALDEC提供_verilog.v
│ ├── 16450异步通讯接口，ALDEC提供.vhd
│ ├── 4位乘法器_vhdl.txt
│ ├── 4位除法器_vhdl.txt
│ ├── fifo_vhdl.txt
│ ├── LED七段译码 _vhdl.txt
│ ├── stop_watch.vhd
│ ├── VHDL_计数器及testbench.txt
│ ├── 一个VHDL实现的测频计.vhd
│ ├── 一个同步状态机_verilog.txt
│ ├── 一个游戏程序mancala_vhdl.vhd
│ ├── 一个简单的UART_verilog.v
│ ├── 一个简单的UART_vhdl.vhd
│ ├── 一个简单的状态机_altera_verilog.v
│ ├── 一个简单的状态机 _altera_vhdl.vhd
│ ├── 三人表决器（三种不同的描述方式）_vhdl.txt
│ ├── 三态总线_vhdl.txt
│ ├── 二进制到BCD码转换_verilog.txt
│ ├── 二进制到BCD码转换_vhd.txt
│ ├── 二进制到格雷码转换_verilog.txt
│ ├── 二进制到格雷码转换_vhdl.txt
│ ├── 伪随机数产生器_vhdl.vhd
│ ├── 伪随机比特发生器_vhdl.txt
│ ├── 使用列举类型的状态机_vhdl.vhd
│ ├── 使用变量的状态机_vhdl.txt
│ ├── 元件例化与层次设计_verilog.txt
│ ├── 元件例化与层次设计_vhdl.txt
│ ├── 加法器：generate语句的应用_vhdl.txt
│ ├── 加法器描述_vhdl.txt
│ ├── 加法器源程序_verilog.v
│ ├── 加法器源程序_vhdl.vhd
│ ├── 双2－4译码器：74139_vhdl.txt
│ ├── 双向总线_vhdl.txt
│ ├── 双向管脚（clocked bidirectional pin）_verilog.txt
│ ├── 各种功能的计数器_altera_vhdl.vhd
│ ├── 各种类型计数器 _altera_verilog.v
│ ├── 四D触发器：74175_vhdl .txt
│ ├── 地址译码（for m68008）_vhdl.txt
│ ├── 多路选择器（MUX）_verilog.txt
│ ├── 多路选择器 （使用case语句）_vhdl .txt
│ ├── 多路选择器（使用if－else语句）_vhdl.txt
│ ├── 多路选择器（使用select语句）_vhdl.txt
│ ├── 多路选择器（使用when－else语句）_vhdl.txt
│ ├── 将16进制转化为std_logic_vhdl.txt
│ ├── 布斯乘法器__vhdl.txt
│ ├── 带load，clr等功能的寄存器_verilog.v
│ ├── 带load、clr等功能的寄存器_vhdl.vhd
│ ├── 带三态输出的8位D寄存器：74374_374_vhdl.txt
│ ├── 带同步复位的状态机_vhdl.txt
│ ├── 带莫尔_米勒输出的状态机_vhdl.txt
│ ├── 并口通讯代码（调试通过）.txt
│ ├── 无符号数到整数的转换_altera_vhdl.vhd
│ ├── 最高优先级编码器_vhdl .txt
│ ├── 条件赋值：使用when else语句_vhdl.vhd
│ ├── 条件赋值：使用列举类型_vhdl.vhd
│ ├── 条件赋值：使用多路选择器_vhdl.vhd
│ ├── 步进电机控制器_vhdl.vhd
│ ├── 汉明纠错吗编码器_vhdl.txt
│ ├── 汉明纠错吗译码器_vhdl.txt
│ ├── 波形发生器（含test beach）_vhdl.vhd
│ ├── 用状态机实现的计数器_altera_vhdl.vhd
│ ├── 用状态机设计的交通灯控制器_verilog.v
│ ├── 直流电机控制器dc_motor_vhdl.vhd
│ ├── 相应加法器的测试向量（test bench)_verilog.v
│ ├── 相应加法器的测试向量（test bench)_vhdl.vhd
│ ├── 移位寄存器：74164_vhdl.txt
│ ├── 移位寄存器_verilog.txt
│ ├── 移位寄存器_vhdl.txt
│ ├── 简单的12位寄存器_vhdl.vhd
│ ├── 简单的锁存器_verilog.v
│ ├── 简单的锁存器_vhdl.vhd
│ ├── 米勒型状态机_vhdl.txt
│ ├── 经典双进程状态机（含test beach）_vhdl.txt
│ ├── 莫尔型状态机1_vhdl.txt
│ ├── 莫尔型状态机2_vhdl.txt
│ ├── 解复用器_vhdl.txt
│ ├── 计数器：generate语句的应用_vhdl.txt
│ ├── 计数器：GENERIC语句的应用_vhdl.txt
│ ├── 计数器：std_logic_unsigned的用法_vhdl.txt
│ ├── 计数器：wait语句的应用_vhdl.txt
│ └── 通用寄存器_vhdl.txt
├── b9537a4ea709.rar
├── code
│ └── sin_cos
│ └── DDS
│ ├── add32.asm.rpt
│ ├── add32_assignment_defaults.qdf
│ ├── add32.done
│ ├── add32.fit.rpt
│ ├── add32.fit.smsg
│ ├── add32.fit.summary
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│ ├── add32.map.rpt
│ ├── add32.map.summary
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│ ├── add32.tan.rpt
│ ├── add32.tan.summary
│ ├── add32.vhd
│ ├── adder32b.vhd
│ ├── adder32.vhd
│ ├── adderful1.asm.rpt
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│ ├── adderful1.map.summary
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│ ├── adderful1.tan.rpt
│ ├── adderful1.tan.summary
│ ├── adderful1.vhd
│ ├── adderful.asm.rpt
│ ├── adderful.done
│ ├── adderful.fit.rpt
│ ├── adderful.fit.smsg
│ ├── adderful.fit.summary
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│ ├── adderful.map.summary
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│ ├── adderful.tan.rpt
│ ├── adderful.tan.summary
│ ├── adderful.vhd
│ ├── data_rom.asm.rpt
│ ├── data_rom.cmp
│ ├── data_rom.done
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│ ├── data_rom.fit.smsg
│ ├── data_rom.fit.summary
│ ├── data_rom.flow.rpt
│ ├── data_rom.map.rpt
│ ├── data_rom.map.summary
│ ├── data_rom.pin
│ ├── data_rom.pof
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│ ├── data_rom.vhd
│ ├── db
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│ │ ├── add32.sld_design_entry.sci
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│ └── juchi_rom
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├── DDS正弦波发生器源代码.docx
├── DDS波形发生器VHDL源码.doc
├── DDS的VHDL实现.doc
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├── fft_ip.rar
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├── ppt.rar
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├── uart+波形
│ └── FPGAVHDL
│ └── 第8章程序部分
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│ ├── 8.22 出租车计价器VHDL程序与仿真 2004.8修改.doc
│ ├── 8.22 出租车计价器VHDL程序与仿真.doc
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│ ├── 8.3 LCD控制VHDL程序与仿真.doc
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├── uart+波形.rar
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├── 任意波形发生器的一种快速设计与实现.pdf
├── 利用VHDL语言实现直接数字频率合成.pdf
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├── 基于FPGA的DDS设计.doc
├── 基于FPGA的DDS设计与实现.pdf
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├── 基于FPGA的ROM数据定制的几种方法.pdf
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├── 基_于vhdl的DDS设计.doc
├── 基于VHDL的正弦波发生器设计.pdf
├── 基于VHDL的直接数字频率合成器设计与实现.pdf
├── 基于VHDL编程的DDS设计.pdf
├── 毕业论文(DDS的VHDL语言实现及其高纯谱研究).doc
├── 直接数字频率合成单象限存储结构的VHDL语言实现.pdf
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