FFT64+FPGA+verilogHDL

【实例简介】
流水线方式的FFT实现，边村边读，速度最快，仿真通过！！！，可以作为多点数FFT程序开发的参考~~
【实例截图】
【核心代码】
9658552564pointFFTR2MDC
└── fft64(方琳&沈翔&魏鹏)
├── doc
│   └── 64 Points FFT Processor.doc
├── report
│   ├── area.rpt
│   ├── design.rpt
│   ├── power.rpt
│   ├── timing.rpt
│   └── timing_violators.rpt
├── script
│   └── fft64.tcl
└── src
├── bm.v
├── booth.v
├── butterfly.v
├── cl42_20.v
├── cla20.v
├── clk_div.v
├── complex_mul.v
├── control.v
├── csa_13.v
├── csa_15.v
├── dataout.v
├── delay16.v
├── delay1.v
├── delay2.v
├── delay4.v
├── delay8.v
├── dff.v
├── fft64.v
├── FFT_r
│   └── FFT_r
│   ├── bm.v
│   ├── bm.v.bak
│   ├── butterfly.v
│   ├── butterfly.v.bak
│   ├── clk_div.v
│   ├── clk_div.v.bak
│   ├── complex_mul.v
│   ├── complex_mul.v.bak
│   ├── control.v
│   ├── control.v.bak
│   ├── data
│   │   ├── din_im.txt
│   │   └── din_re.txt
│   ├── dataout.v
│   ├── dataout.v.bak
│   ├── delay16.v
│   ├── delay16.v.bak
│   ├── delay1.v
│   ├── delay1.v.bak
│   ├── delay2.v
│   ├── delay2.v.bak
│   ├── delay4.v
│   ├── delay4.v.bak
│   ├── delay8.v
│   ├── delay8.v.bak
│   ├── dff.v
│   ├── dff.v.bak
│   ├── fft64.v
│   ├── fft64.v.bak
│   ├── FFT.cr.mti
│   ├── FFT.mpf
│   ├── input_buffer.v
│   ├── input_buffer.v.bak
│   ├── inverter.v
│   ├── inverter.v.bak
│   ├── multiplier.v
│   ├── multiplier.v.bak
│   ├── result_out.txt
│   ├── switch16.v
│   ├── switch16.v.bak
│   ├── switch1.v
│   ├── switch1.v.bak
│   ├── switch2.v
│   ├── switch2.v.bak
│   ├── switch4.v
│   ├── switch4.v.bak
│   ├── switch8.v
│   ├── switch8.v.bak
│   ├── tb_fft64.v
│   ├── tb_fft64.v.bak
│   ├── twiddle1.v
│   ├── twiddle1.v.bak
│   ├── vsim.wlf
│   └── work
│   ├── bm
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── butterfly
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── clk_div
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── complex_mul
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── control
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── dataout
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── delay1
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── delay16
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── delay2
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── delay4
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── delay8
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── dff
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── fft64
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── _info
│   ├── input_buffer
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── inverter
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── multiplier
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── switch1
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── switch16
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── switch2
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── switch4
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── switch8
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── tb_fft64
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── _temp
│   │   ├── vlogc55sz5
│   │   └── vlogc5wsz8
│   ├── twiddle1
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   └── _vmake
├── FFT_r.rar
├── input_buffer.v
├── inverter.v
├── multiplier.v
├── opo2.v
├── opo3.v
├── opo4.v
├── result_out.txt
├── switch16.v
├── switch1.v
├── switch2.v
├── switch4.v
├── switch8.v
├── tbcla.v
├── tb_fft64.v
├── tb_inputbuffer.v
├── tbmul.v
└── twiddle1.v

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