FPGA_veriog_Quartus_DDS

【实例简介】
用quartus 13.1 写的代码，DDS信号发生器模块，里面有详细注释，原理解释。
【实例截图】
【核心代码】
DDS_module
└── DDS_module
├── db
│   ├── altsyncram_7291.tdf
│   ├── DDS_module.(0).cnf.cdb
│   ├── DDS_module.(0).cnf.hdb
│   ├── DDS_module.(1).cnf.cdb
│   ├── DDS_module.(1).cnf.hdb
│   ├── DDS_module.(2).cnf.cdb
│   ├── DDS_module.(2).cnf.hdb
│   ├── DDS_module.(3).cnf.cdb
│   ├── DDS_module.(3).cnf.hdb
│   ├── DDS_module.asm_labs.ddb
│   ├── DDS_module.asm.qmsg
│   ├── DDS_module.asm.rdb
│   ├── DDS_module.cbx.xml
│   ├── DDS_module.cmp.bpm
│   ├── DDS_module.cmp.cdb
│   ├── DDS_module.cmp.hdb
│   ├── DDS_module.cmp.idb
│   ├── DDS_module.cmp.logdb
│   ├── DDS_module.cmp_merge.kpt
│   ├── DDS_module.cmp.rdb
│   ├── DDS_module.cycloneive_io_sim_cache.45um_ff_1200mv_0c_fast.hsd
│   ├── DDS_module.cycloneive_io_sim_cache.45um_ss_1200mv_0c_slow.hsd
│   ├── DDS_module.cycloneive_io_sim_cache.45um_ss_1200mv_85c_slow.hsd
│   ├── DDS_module.db_info
│   ├── DDS_module.eda.qmsg
│   ├── DDS_module.fit.qmsg
│   ├── DDS_module.hier_info
│   ├── DDS_module.hif
│   ├── DDS_module.ipinfo
│   ├── DDS_module.lpc.html
│   ├── DDS_module.lpc.rdb
│   ├── DDS_module.lpc.txt
│   ├── DDS_module.map.ammdb
│   ├── DDS_module.map_bb.cdb
│   ├── DDS_module.map_bb.hdb
│   ├── DDS_module.map_bb.logdb
│   ├── DDS_module.map.bpm
│   ├── DDS_module.map.cdb
│   ├── DDS_module.map.hdb
│   ├── DDS_module.map.kpt
│   ├── DDS_module.map.logdb
│   ├── DDS_module.map.qmsg
│   ├── DDS_module.map.rdb
│   ├── DDS_module.pre_map.hdb
│   ├── DDS_module.pti_db_list.ddb
│   ├── DDS_module.root_partition.map.reg_db.cdb
│   ├── DDS_module.routing.rdb
│   ├── DDS_module.rtlv.hdb
│   ├── DDS_module.rtlv_sg.cdb
│   ├── DDS_module.rtlv_sg_swap.cdb
│   ├── DDS_module.sgdiff.cdb
│   ├── DDS_module.sgdiff.hdb
│   ├── DDS_module.sld_design_entry_dsc.sci
│   ├── DDS_module.sld_design_entry.sci
│   ├── DDS_module.smart_action.txt
│   ├── DDS_module.sta_cmp.8_slow_1200mv_85c.tdb
│   ├── DDS_module.sta.qmsg
│   ├── DDS_module.sta.rdb
│   ├── DDS_module.tiscmp.fast_1200mv_0c.ddb
│   ├── DDS_module.tiscmp.fastest_slow_1200mv_0c.ddb
│   ├── DDS_module.tiscmp.fastest_slow_1200mv_85c.ddb
│   ├── DDS_module.tiscmp.slow_1200mv_0c.ddb
│   ├── DDS_module.tiscmp.slow_1200mv_85c.ddb
│   ├── DDS_module.tis_db_list.ddb
│   ├── DDS_module.vpr.ammdb
│   ├── logic_util_heursitic.dat
│   └── prev_cmp_DDS_module.qmsg
├── DDS.mif
├── DDS_module_nativelink_simulation.rpt
├── DDS_module.qpf
├── DDS_module.qsf
├── DDS_module.qws
├── DDS_module.v
├── DDS_module.v.bak
├── greybox_tmp
│   └── cbx_args.txt
├── incremental_db
│   ├── compiled_partitions
│   │   ├── DDS_module.db_info
│   │   ├── DDS_module.root_partition.cmp.ammdb
│   │   ├── DDS_module.root_partition.cmp.cdb
│   │   ├── DDS_module.root_partition.cmp.dfp
│   │   ├── DDS_module.root_partition.cmp.hdb
│   │   ├── DDS_module.root_partition.cmp.logdb
│   │   ├── DDS_module.root_partition.cmp.rcfdb
│   │   ├── DDS_module.root_partition.map.cdb
│   │   ├── DDS_module.root_partition.map.dpi
│   │   ├── DDS_module.root_partition.map.hbdb.cdb
│   │   ├── DDS_module.root_partition.map.hbdb.hb_info
│   │   ├── DDS_module.root_partition.map.hbdb.hdb
│   │   ├── DDS_module.root_partition.map.hbdb.sig
│   │   ├── DDS_module.root_partition.map.hdb
│   │   └── DDS_module.root_partition.map.kpt
│   └── README
├── output_files
│   ├── DDS_module.asm.rpt
│   ├── DDS_module.done
│   ├── DDS_module.eda.rpt
│   ├── DDS_module.fit.rpt
│   ├── DDS_module.fit.smsg
│   ├── DDS_module.fit.summary
│   ├── DDS_module.flow.rpt
│   ├── DDS_module.jdi
│   ├── DDS_module.map.rpt
│   ├── DDS_module.map.summary
│   ├── DDS_module.pin
│   ├── DDS_module.sof
│   ├── DDS_module.sta.rpt
│   └── DDS_module.sta.summary
├── ROM_bb.v
├── ROM_inst.v
├── ROM.qip
├── ROM.v
└── simulation
└── modelsim
├── dds.mif
├── DDS_module_8_1200mv_0c_slow.vo
├── DDS_module_8_1200mv_0c_v_slow.sdo
├── DDS_module_8_1200mv_85c_slow.vo
├── DDS_module_8_1200mv_85c_v_slow.sdo
├── DDS_module_min_1200mv_0c_fast.vo
├── DDS_module_min_1200mv_0c_v_fast.sdo
├── DDS_module_modelsim.xrf
├── DDS_module_run_msim_rtl_verilog.do
├── DDS_module_run_msim_rtl_verilog.do.bak
├── DDS_module_run_msim_rtl_verilog.do.bak1
├── DDS_module_run_msim_rtl_verilog.do.bak10
├── DDS_module_run_msim_rtl_verilog.do.bak11
├── DDS_module_run_msim_rtl_verilog.do.bak2
├── DDS_module_run_msim_rtl_verilog.do.bak3
├── DDS_module_run_msim_rtl_verilog.do.bak4
├── DDS_module_run_msim_rtl_verilog.do.bak5
├── DDS_module_run_msim_rtl_verilog.do.bak6
├── DDS_module_run_msim_rtl_verilog.do.bak7
├── DDS_module_run_msim_rtl_verilog.do.bak8
├── DDS_module_run_msim_rtl_verilog.do.bak9
├── DDS_module.sft
├── DDS_module.vo
├── DDS_module_v.sdo
├── DDS_module.vt
├── DDS_module.vt.bak
├── DDS.ver
├── msim_transcript
├── rtl_work
│   ├── _info
│   ├── _lib1_0.qdb
│   ├── _lib1_0.qpg
│   ├── _lib1_0.qtl
│   ├── _lib.qdb
│   ├── @_opt
│   │   ├── _lib1_0.qdb
│   │   ├── _lib1_0.qpg
│   │   ├── _lib1_0.qtl
│   │   ├── _lib2_0.qdb
│   │   ├── _lib2_0.qpg
│   │   ├── _lib2_0.qtl
│   │   ├── _lib3_0.qdb
│   │   ├── _lib3_0.qpg
│   │   ├── _lib3_0.qtl
│   │   ├── _lib4_0.qdb
│   │   ├── _lib4_0.qpg
│   │   ├── _lib4_0.qtl
│   │   └── _lib.qdb
│   └── _vmake
├── verilog_libs
│   ├── altera_lnsim_ver
│   │   ├── _info
│   │   ├── _lib1_10.qdb
│   │   ├── _lib1_10.qpg
│   │   ├── _lib1_10.qtl
│   │   ├── _lib.qdb
│   │   └── _vmake
│   ├── altera_mf_ver
│   │   ├── _info
│   │   ├── _lib1_10.qdb
│   │   ├── _lib1_10.qpg
│   │   ├── _lib1_10.qtl
│   │   ├── _lib.qdb
│   │   └── _vmake
│   ├── altera_ver
│   │   ├── _info
│   │   ├── _lib1_5.qdb
│   │   ├── _lib1_5.qpg
│   │   ├── _lib1_5.qtl
│   │   ├── _lib.qdb
│   │   └── _vmake
│   ├── cycloneive_ver
│   │   ├── _info
│   │   ├── _lib1_10.qdb
│   │   ├── _lib1_10.qpg
│   │   ├── _lib1_10.qtl
│   │   ├── _lib.qdb
│   │   └── _vmake
│   ├── lpm_ver
│   │   ├── _info
│   │   ├── _lib1_5.qdb
│   │   ├── _lib1_5.qpg
│   │   ├── _lib1_5.qtl
│   │   ├── _lib.qdb
│   │   └── _vmake
│   └── sgate_ver
│   ├── _info
│   ├── _lib1_3.qdb
│   ├── _lib1_3.qpg
│   ├── _lib1_3.qtl
│   ├── _lib.qdb
│   └── _vmake
└── vsim.wlf

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