vivado_Verilog_DDR3

【实例简介】
利用vivado的MIGIP来实现DDR3读写操作，用verilog实现
【实例截图】
【核心代码】
09_ddr3_test
└── 09_ddr3_test
└── ddr3_test
├── clk_wiz_0_ex
│   ├── vivado.jou
│   └── vivado.log
├── ddr3_test.cache
│   └── wt
│   ├── gui_handlers.wdf
│   ├── gui_resources.wdf
│   ├── java_command_handlers.wdf
│   ├── project.wpc
│   ├── synthesis_details.wdf
│   ├── synthesis.wdf
│   └── webtalk_pa.xml
├── ddr3_test.hw
│   ├── backup
│   │   └── hw_ila_data_1.ila
│   ├── ddr3_test.lpr
│   └── hw_1
│   ├── hw.xml
│   └── wave
│   └── hw_ila_data_1
│   ├── hw_ila_data_1.wcfg
│   └── hw_ila_data_1.wdb
├── ddr3_test.ip_user_files
│   ├── ip
│   │   ├── clk_wiz_0
│   │   │   ├── clk_wiz_0_stub.v
│   │   │   ├── clk_wiz_0_stub.vhdl
│   │   │   └── clk_wiz_0.veo
│   │   ├── ddr3
│   │   │   ├── ddr3_stub.v
│   │   │   ├── ddr3_stub.vhdl
│   │   │   └── ddr3.veo
│   │   └── ila_0
│   │   ├── ila_0_stub.v
│   │   ├── ila_0_stub.vhdl
│   │   └── ila_0.veo
│   ├── mem_init_files
│   │   ├── mig_a.prj
│   │   └── mig_b.prj
│   ├── README.txt
│   └── sim_scripts
│   ├── clk_wiz_0
│   │   ├── activehdl
│   │   │   ├── clk_wiz_0.sh
│   │   │   ├── clk_wiz_0.udo
│   │   │   ├── compile.do
│   │   │   ├── file_info.txt
│   │   │   ├── glbl.v
│   │   │   ├── README.txt
│   │   │   ├── simulate.do
│   │   │   └── wave.do
│   │   ├── ies
│   │   │   ├── clk_wiz_0.sh
│   │   │   ├── file_info.txt
│   │   │   ├── glbl.v
│   │   │   ├── README.txt
│   │   │   └── run.f
│   │   ├── modelsim
│   │   │   ├── clk_wiz_0.sh
│   │   │   ├── clk_wiz_0.udo
│   │   │   ├── compile.do
│   │   │   ├── file_info.txt
│   │   │   ├── glbl.v
│   │   │   ├── README.txt
│   │   │   ├── simulate.do
│   │   │   └── wave.do
│   │   ├── questa
│   │   │   ├── clk_wiz_0.sh
│   │   │   ├── clk_wiz_0.udo
│   │   │   ├── compile.do
│   │   │   ├── elaborate.do
│   │   │   ├── file_info.txt
│   │   │   ├── glbl.v
│   │   │   ├── README.txt
│   │   │   ├── simulate.do
│   │   │   └── wave.do
│   │   ├── README.txt
│   │   ├── riviera
│   │   │   ├── clk_wiz_0.sh
│   │   │   ├── clk_wiz_0.udo
│   │   │   ├── compile.do
│   │   │   ├── file_info.txt
│   │   │   ├── glbl.v
│   │   │   ├── README.txt
│   │   │   ├── simulate.do
│   │   │   └── wave.do
│   │   ├── vcs
│   │   │   ├── clk_wiz_0.sh
│   │   │   ├── file_info.txt
│   │   │   ├── glbl.v
│   │   │   ├── README.txt
│   │   │   └── simulate.do
│   │   └── xsim
│   │   ├── clk_wiz_0.sh
│   │   ├── cmd.tcl
│   │   ├── elab.opt
│   │   ├── file_info.txt
│   │   ├── glbl.v
│   │   ├── README.txt
│   │   ├── vlog.prj
│   │   └── xsim.ini
│   ├── ddr3
│   │   ├── activehdl
│   │   │   ├── compile.do
│   │   │   ├── ddr3.sh
│   │   │   ├── ddr3.udo
│   │   │   ├── file_info.txt
│   │   │   ├── glbl.v
│   │   │   ├── mig_a.prj
│   │   │   ├── README.txt
│   │   │   ├── simulate.do
│   │   │   └── wave.do
│   │   ├── ies
│   │   │   ├── ddr3.sh
│   │   │   ├── file_info.txt
│   │   │   ├── glbl.v
│   │   │   ├── mig_a.prj
│   │   │   ├── README.txt
│   │   │   └── run.f
│   │   ├── modelsim
│   │   │   ├── compile.do
│   │   │   ├── ddr3.sh
│   │   │   ├── ddr3.udo
│   │   │   ├── file_info.txt
│   │   │   ├── glbl.v
│   │   │   ├── mig_a.prj
│   │   │   ├── README.txt
│   │   │   ├── simulate.do
│   │   │   └── wave.do
│   │   ├── questa
│   │   │   ├── compile.do
│   │   │   ├── ddr3.sh
│   │   │   ├── ddr3.udo
│   │   │   ├── elaborate.do
│   │   │   ├── file_info.txt
│   │   │   ├── glbl.v
│   │   │   ├── mig_a.prj
│   │   │   ├── README.txt
│   │   │   ├── simulate.do
│   │   │   └── wave.do
│   │   ├── README.txt
│   │   ├── riviera
│   │   │   ├── compile.do
│   │   │   ├── ddr3.sh
│   │   │   ├── ddr3.udo
│   │   │   ├── file_info.txt
│   │   │   ├── glbl.v
│   │   │   ├── mig_a.prj
│   │   │   ├── README.txt
│   │   │   ├── simulate.do
│   │   │   └── wave.do
│   │   ├── vcs
│   │   │   ├── ddr3.sh
│   │   │   ├── file_info.txt
│   │   │   ├── glbl.v
│   │   │   ├── mig_a.prj
│   │   │   ├── README.txt
│   │   │   └── simulate.do
│   │   └── xsim
│   │   ├── cmd.tcl
│   │   ├── ddr3.sh
│   │   ├── elab.opt
│   │   ├── file_info.txt
│   │   ├── glbl.v
│   │   ├── mig_a.prj
│   │   ├── README.txt
│   │   ├── vlog.prj
│   │   └── xsim.ini
│   └── ila_0
│   ├── activehdl
│   │   ├── compile.do
│   │   ├── file_info.txt
│   │   ├── glbl.v
│   │   ├── ila_0.sh
│   │   ├── ila_0.udo
│   │   ├── README.txt
│   │   ├── simulate.do
│   │   └── wave.do
│   ├── ies
│   │   ├── file_info.txt
│   │   ├── glbl.v
│   │   ├── ila_0.sh
│   │   ├── README.txt
│   │   └── run.f
│   ├── modelsim
│   │   ├── compile.do
│   │   ├── file_info.txt
│   │   ├── glbl.v
│   │   ├── ila_0.sh
│   │   ├── ila_0.udo
│   │   ├── README.txt
│   │   ├── simulate.do
│   │   └── wave.do
│   ├── questa
│   │   ├── compile.do
│   │   ├── elaborate.do
│   │   ├── file_info.txt
│   │   ├── glbl.v
│   │   ├── ila_0.sh
│   │   ├── ila_0.udo
│   │   ├── README.txt
│   │   ├── simulate.do
│   │   └── wave.do
│   ├── README.txt
│   ├── riviera
│   │   ├── compile.do
│   │   ├── file_info.txt
│   │   ├── glbl.v
│   │   ├── ila_0.sh
│   │   ├── ila_0.udo
│   │   ├── README.txt
│   │   ├── simulate.do
│   │   └── wave.do
│   ├── vcs
│   │   ├── file_info.txt
│   │   ├── glbl.v
│   │   ├── ila_0.sh
│   │   ├── README.txt
│   │   └── simulate.do
│   └── xsim
│   ├── cmd.tcl
│   ├── elab.opt
│   ├── file_info.txt
│   ├── glbl.v
│   ├── ila_0.sh
│   ├── README.txt
│   ├── vlog.prj
│   └── xsim.ini
├── ddr3_test.runs
│   ├── clk_wiz_0_synth_1
│   │   ├── clk_wiz_0.dcp
│   │   ├── clk_wiz_0.tcl
│   │   ├── clk_wiz_0_utilization_synth.pb
│   │   ├── clk_wiz_0_utilization_synth.rpt
│   │   ├── clk_wiz_0.vds
│   │   ├── dont_touch.xdc
│   │   ├── gen_run.xml
│   │   ├── htr.txt
│   │   ├── ISEWrap.js
│   │   ├── ISEWrap.sh
│   │   ├── project.wdf
│   │   ├── rundef.js
│   │   ├── runme.bat
│   │   ├── runme.log
│   │   ├── runme.sh
│   │   ├── vivado.jou
│   │   └── vivado.pb
│   ├── ddr3_synth_1
│   │   ├── ddr3.dcp
│   │   ├── ddr3.tcl
│   │   ├── ddr3_utilization_synth.pb
│   │   ├── ddr3_utilization_synth.rpt
│   │   ├── ddr3.vds
│   │   ├── fsm_encoding.os
│   │   ├── gen_run.xml
│   │   ├── htr.txt
│   │   ├── ISEWrap.js
│   │   ├── ISEWrap.sh
│   │   ├── project.wdf
│   │   ├── rundef.js
│   │   ├── runme.bat
│   │   ├── runme.log
│   │   ├── runme.sh
│   │   ├── vivado.jou
│   │   └── vivado.pb
│   ├── ila_0_synth_1
│   │   ├── dont_touch.xdc
│   │   ├── gen_run.xml
│   │   ├── htr.txt
│   │   ├── ila_0.dcp
│   │   ├── ila_0.tcl
│   │   ├── ila_0_utilization_synth.pb
│   │   ├── ila_0_utilization_synth.rpt
│   │   ├── ila_0.vds
│   │   ├── ISEWrap.js
│   │   ├── ISEWrap.sh
│   │   ├── project.wdf
│   │   ├── rundef.js
│   │   ├── runme.bat
│   │   ├── runme.log
│   │   ├── runme.sh
│   │   ├── vivado.jou
│   │   └── vivado.pb
│   └── synth_1
│   ├── gen_run.xml
│   ├── htr.txt
│   ├── ISEWrap.js
│   ├── ISEWrap.sh
│   ├── project.wdf
│   ├── rundef.js
│   ├── runme.bat
│   ├── runme.log
│   ├── runme.sh
│   ├── top.tcl
│   ├── top.vds
│   ├── vivado.jou
│   └── vivado.pb
├── ddr3_test.srcs
│   └── sources_1
│   ├── ddr3_test.xdc
│   ├── ip
│   │   ├── clk_wiz_0
│   │   │   ├── clk_wiz_0_board.xdc
│   │   │   ├── clk_wiz_0_clk_wiz.v
│   │   │   ├── clk_wiz_0.dcp
│   │   │   ├── clk_wiz_0_ooc.xdc
│   │   │   ├── clk_wiz_0_sim_netlist.v
│   │   │   ├── clk_wiz_0_sim_netlist.vhdl
│   │   │   ├── clk_wiz_0_stub.v
│   │   │   ├── clk_wiz_0_stub.vhdl
│   │   │   ├── clk_wiz_0.v
│   │   │   ├── clk_wiz_0.veo
│   │   │   ├── clk_wiz_0.xci
│   │   │   ├── clk_wiz_0.xdc
│   │   │   ├── clk_wiz_0.xml
│   │   │   ├── doc
│   │   │   │   └── clk_wiz_v5_4_changelog.txt
│   │   │   ├── mmcm_pll_drp_func_7s_mmcm.vh
│   │   │   ├── mmcm_pll_drp_func_7s_pll.vh
│   │   │   ├── mmcm_pll_drp_func_us_mmcm.vh
│   │   │   ├── mmcm_pll_drp_func_us_pll.vh
│   │   │   ├── mmcm_pll_drp_func_us_plus_mmcm.vh
│   │   │   └── mmcm_pll_drp_func_us_plus_pll.vh
│   │   ├── ddr3
│   │   │   ├── ddr3
│   │   │   │   ├── datasheet.txt
│   │   │   │   ├── docs
│   │   │   │   │   └── phy_only_support_readme.txt
│   │   │   │   ├── example_design
│   │   │   │   │   ├── log.txt
│   │   │   │   │   ├── par
│   │   │   │   │   │   ├── example_top.xdc
│   │   │   │   │   │   └── readme.txt
│   │   │   │   │   ├── rtl
│   │   │   │   │   │   ├── example_top.v
│   │   │   │   │   │   └── traffic_gen
│   │   │   │   │   │   ├── mig_7series_v4_0_afifo.v
│   │   │   │   │   │   ├── mig_7series_v4_0_cmd_gen.v
│   │   │   │   │   │   ├── mig_7series_v4_0_cmd_prbs_gen.v
│   │   │   │   │   │   ├── mig_7series_v4_0_data_prbs_gen.v
│   │   │   │   │   │   ├── mig_7series_v4_0_init_mem_pattern_ctr.v
│   │   │   │   │   │   ├── mig_7series_v4_0_memc_flow_vcontrol.v
│   │   │   │   │   │   ├── mig_7series_v4_0_memc_traffic_gen.v
│   │   │   │   │   │   ├── mig_7series_v4_0_rd_data_gen.v
│   │   │   │   │   │   ├── mig_7series_v4_0_read_data_path.v
│   │   │   │   │   │   ├── mig_7series_v4_0_read_posted_fifo.v
│   │   │   │   │   │   ├── mig_7series_v4_0_s7ven_data_gen.v
│   │   │   │   │   │   ├── mig_7series_v4_0_tg_prbs_gen.v
│   │   │   │   │   │   ├── mig_7series_v4_0_tg_status.v
│   │   │   │   │   │   ├── mig_7series_v4_0_traffic_gen_top.v
│   │   │   │   │   │   ├── mig_7series_v4_0_vio_init_pattern_bram.v
│   │   │   │   │   │   ├── mig_7series_v4_0_wr_data_gen.v
│   │   │   │   │   │   └── mig_7series_v4_0_write_data_path.v
│   │   │   │   │   └── sim
│   │   │   │   │   ├── ddr3_model_parameters.vh
│   │   │   │   │   ├── ddr3_model.sv
│   │   │   │   │   ├── ies_run.sh
│   │   │   │   │   ├── readme.txt
│   │   │   │   │   ├── sim.do
│   │   │   │   │   ├── sim_tb_top.v
│   │   │   │   │   ├── vcs_run.sh
│   │   │   │   │   ├── wiredly.v
│   │   │   │   │   ├── xsim_files.prj
│   │   │   │   │   ├── xsim_options.tcl
│   │   │   │   │   └── xsim_run.bat
│   │   │   │   ├── mig.prj
│   │   │   │   └── user_design
│   │   │   │   ├── constraints
│   │   │   │   │   ├── ddr3_ooc.xdc
│   │   │   │   │   └── ddr3.xdc
│   │   │   │   ├── log.txt
│   │   │   │   └── rtl
│   │   │   │   ├── clocking
│   │   │   │   │   ├── mig_7series_v4_0_clk_ibuf.v
│   │   │   │   │   ├── mig_7series_v4_0_infrastructure.v
│   │   │   │   │   ├── mig_7series_v4_0_iodelay_ctrl.v
│   │   │   │   │   └── mig_7series_v4_0_tempmon.v
│   │   │   │   ├── controller
│   │   │   │   │   ├── mig_7series_v4_0_arb_mux.v
│   │   │   │   │   ├── mig_7series_v4_0_arb_row_col.v
│   │   │   │   │   ├── mig_7series_v4_0_arb_select.v
│   │   │   │   │   ├── mig_7series_v4_0_bank_cntrl.v
│   │   │   │   │   ├── mig_7series_v4_0_bank_common.v
│   │   │   │   │   ├── mig_7series_v4_0_bank_compare.v
│   │   │   │   │   ├── mig_7series_v4_0_bank_mach.v
│   │   │   │   │   ├── mig_7series_v4_0_bank_queue.v
│   │   │   │   │   ├── mig_7series_v4_0_bank_state.v
│   │   │   │   │   ├── mig_7series_v4_0_col_mach.v
│   │   │   │   │   ├── mig_7series_v4_0_mc.v
│   │   │   │   │   ├── mig_7series_v4_0_rank_cntrl.v
│   │   │   │   │   ├── mig_7series_v4_0_rank_common.v
│   │   │   │   │   ├── mig_7series_v4_0_rank_mach.v
│   │   │   │   │   └── mig_7series_v4_0_round_robin_arb.v
│   │   │   │   ├── ddr3_mig_sim.v
│   │   │   │   ├── ddr3_mig.v
│   │   │   │   ├── ddr3.v
│   │   │   │   ├── ecc
│   │   │   │   │   ├── mig_7series_v4_0_ecc_buf.v
│   │   │   │   │   ├── mig_7series_v4_0_ecc_dec_fix.v
│   │   │   │   │   ├── mig_7series_v4_0_ecc_gen.v
│   │   │   │   │   ├── mig_7series_v4_0_ecc_merge_enc.v
│   │   │   │   │   └── mig_7series_v4_0_fi_xor.v
│   │   │   │   ├── ip_top
│   │   │   │   │   ├── mig_7series_v4_0_memc_ui_top_std.v
│   │   │   │   │   └── mig_7series_v4_0_mem_intfc.v
│   │   │   │   ├── phy
│   │   │   │   │   ├── mig_7series_v4_0_ddr_byte_group_io.v
│   │   │   │   │   ├── mig_7series_v4_0_ddr_byte_lane.v
│   │   │   │   │   ├── mig_7series_v4_0_ddr_calib_top.v
│   │   │   │   │   ├── mig_7series_v4_0_ddr_if_post_fifo.v
│   │   │   │   │   ├── mig_7series_v4_0_ddr_mc_phy.v
│   │   │   │   │   ├── mig_7series_v4_0_ddr_mc_phy_wrapper.v
│   │   │   │   │   ├── mig_7series_v4_0_ddr_of_pre_fifo.v
│   │   │   │   │   ├── mig_7series_v4_0_ddr_phy_4lanes.v
│   │   │   │   │   ├── mig_7series_v4_0_ddr_phy_ck_addr_cmd_delay.v
│   │   │   │   │   ├── mig_7series_v4_0_ddr_phy_dqs_found_cal_hr.v
│   │   │   │   │   ├── mig_7series_v4_0_ddr_phy_dqs_found_cal.v
│   │   │   │   │   ├── mig_7series_v4_0_ddr_phy_init.v
│   │   │   │   │   ├── mig_7series_v4_0_ddr_phy_ocd_cntlr.v
│   │   │   │   │   ├── mig_7series_v4_0_ddr_phy_ocd_data.v
│   │   │   │   │   ├── mig_7series_v4_0_ddr_phy_ocd_edge.v
│   │   │   │   │   ├── mig_7series_v4_0_ddr_phy_ocd_lim.v
│   │   │   │   │   ├── mig_7series_v4_0_ddr_phy_ocd_mux.v
│   │   │   │   │   ├── mig_7series_v4_0_ddr_phy_ocd_po_cntlr.v
│   │   │   │   │   ├── mig_7series_v4_0_ddr_phy_ocd_samp.v
│   │   │   │   │   ├── mig_7series_v4_0_ddr_phy_oclkdelay_cal.v
│   │   │   │   │   ├── mig_7series_v4_0_ddr_phy_prbs_rdlvl.v
│   │   │   │   │   ├── mig_7series_v4_0_ddr_phy_rdlvl.v
│   │   │   │   │   ├── mig_7series_v4_0_ddr_phy_tempmon.v
│   │   │   │   │   ├── mig_7series_v4_0_ddr_phy_top.v
│   │   │   │   │   ├── mig_7series_v4_0_ddr_phy_wrcal.v
│   │   │   │   │   ├── mig_7series_v4_0_ddr_phy_wrlvl_off_delay.v
│   │   │   │   │   ├── mig_7series_v4_0_ddr_phy_wrlvl.v
│   │   │   │   │   ├── mig_7series_v4_0_ddr_prbs_gen.v
│   │   │   │   │   ├── mig_7series_v4_0_ddr_skip_calib_tap.v
│   │   │   │   │   ├── mig_7series_v4_0_poc_cc.v
│   │   │   │   │   ├── mig_7series_v4_0_poc_edge_store.v
│   │   │   │   │   ├── mig_7series_v4_0_poc_meta.v
│   │   │   │   │   ├── mig_7series_v4_0_poc_pd.v
│   │   │   │   │   ├── mig_7series_v4_0_poc_tap_base.v
│   │   │   │   │   └── mig_7series_v4_0_poc_top.v
│   │   │   │   └── ui
│   │   │   │   ├── mig_7series_v4_0_ui_cmd.v
│   │   │   │   ├── mig_7series_v4_0_ui_rd_data.v
│   │   │   │   ├── mig_7series_v4_0_ui_top.v
│   │   │   │   └── mig_7series_v4_0_ui_wr_data.v
│   │   │   ├── ddr3.dcp
│   │   │   ├── ddr3_sim_netlist.v
│   │   │   ├── ddr3_sim_netlist.vhdl
│   │   │   ├── ddr3_stub.v
│   │   │   ├── ddr3_stub.vhdl
│   │   │   ├── ddr3.veo
│   │   │   ├── ddr3.xci
│   │   │   ├── ddr3_xmdf.tcl
│   │   │   ├── ddr3.xml
│   │   │   ├── doc
│   │   │   │   └── mig_7series_v4_0_changelog.txt
│   │   │   ├── mig_a.prj
│   │   │   ├── mig_b.prj
│   │   │   ├── tcl.log
│   │   │   ├── xil_txt.in
│   │   │   └── xil_txt.out
│   │   └── ila_0
│   │   ├── doc
│   │   │   └── ila_v6_2_changelog.txt
│   │   ├── hdl
│   │   │   ├── blk_mem_gen_v8_3_vhsyn_rfs.vhd
│   │   │   ├── fifo_generator_v13_1_vhsyn_rfs.vhd
│   │   │   ├── ila_v6_2_syn_rfs.v
│   │   │   ├── ltlib_v1_0_vl_rfs.v
│   │   │   ├── verilog
│   │   │   │   ├── ila_v6_2_5_ila_in.vh
│   │   │   │   ├── ila_v6_2_5_ila_lib_fn.vh
│   │   │   │   ├── ila_v6_2_5_ila_lparam.vh
│   │   │   │   ├── ila_v6_2_5_ila_param.vh
│   │   │   │   ├── ila_v6_2_5_ila_ver.vh
│   │   │   │   ├── ltlib_v1_0_0_lib_fn.vh
│   │   │   │   ├── ltlib_v1_0_0_ver.vh
│   │   │   │   ├── xsdbm_v3_0_0_bs_core_ext.vh
│   │   │   │   ├── xsdbm_v3_0_0_bs_core_vec.vh
│   │   │   │   ├── xsdbm_v3_0_0_bs_core.vh
│   │   │   │   ├── xsdbm_v3_0_0_bs_ext.vh
│   │   │   │   ├── xsdbm_v3_0_0_bsid_ports.vh
│   │   │   │   ├── xsdbm_v3_0_0_bsid_vec_ports.vh
│   │   │   │   ├── xsdbm_v3_0_0_bs_ports.vh
│   │   │   │   ├── xsdbm_v3_0_0_bs_vec.vh
│   │   │   │   ├── xsdbm_v3_0_0_bs.vh
│   │   │   │   ├── xsdbm_v3_0_0_i2x.vh
│   │   │   │   ├── xsdbm_v3_0_0_icn.vh
│   │   │   │   ├── xsdbm_v3_0_0_id_map.vh
│   │   │   │   ├── xsdbm_v3_0_0_id_vec_map.vh
│   │   │   │   ├── xsdbm_v3_0_0_in.vh
│   │   │   │   ├── xsdbm_v3_0_0_sl_prt_map.vh
│   │   │   │   ├── xsdbs_v1_0_2_i2x.vh
│   │   │   │   └── xsdbs_v1_0_2_in.vh
│   │   │   ├── xsdbm_v3_0_vl_rfs.v
│   │   │   └── xsdbs_v1_0_vl_rfs.v
│   │   ├── ila_0.dcp
│   │   ├── ila_0_ooc.xdc
│   │   ├── ila_0_sim_netlist.v
│   │   ├── ila_0_sim_netlist.vhdl
│   │   ├── ila_0_stub.v
│   │   ├── ila_0_stub.vhdl
│   │   ├── ila_0.veo
│   │   ├── ila_0.xci
│   │   ├── ila_0.xml
│   │   ├── ila_v6_2
│   │   │   └── constraints
│   │   │   ├── ila_impl.xdc
│   │   │   └── ila.xdc
│   │   ├── sim
│   │   │   └── ila_0.v
│   │   └── synth
│   │   └── ila_0.v
│   └── usr_src
│   ├── mem_burst.v
│   ├── mem_test.v
│   └── top.v
├── ddr3_test.xpr
├── ddr3.ucf
├── hw_ila_data_1_15612_1541511982.btree
├── vivado.jou
└── vivado.log

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