基于fpga的交通灯（verilog）

【实例简介】
基于verilog的交通灯，带有测试激励。
【实例截图】
【核心代码】
traffic
└── traffic
├── 220model.v
├── altera_mf.v
├── cycloneii_atoms.v
├── db
│   ├── prev_cmp_traffic.asm.qmsg
│   ├── prev_cmp_traffic.fit.qmsg
│   ├── prev_cmp_traffic.map.qmsg
│   ├── prev_cmp_traffic.qmsg
│   ├── prev_cmp_traffic.tan.qmsg
│   ├── traffic.(0).cnf.cdb
│   ├── traffic.(0).cnf.hdb
│   ├── traffic.asm_labs.ddb
│   ├── traffic.asm.qmsg
│   ├── traffic.cbx.xml
│   ├── traffic.cmp0.ddb
│   ├── traffic.cmp2.ddb
│   ├── traffic.cmp.bpm
│   ├── traffic.cmp.cdb
│   ├── traffic.cmp.ecobp
│   ├── traffic.cmp.hdb
│   ├── traffic.cmp.kpt
│   ├── traffic.cmp.logdb
│   ├── traffic.cmp_merge.kpt
│   ├── traffic.cmp.rdb
│   ├── traffic.cmp.tdb
│   ├── traffic.db_info
│   ├── traffic.eco.cdb
│   ├── traffic.fit.qmsg
│   ├── traffic.hier_info
│   ├── traffic.hif
│   ├── traffic.lpc.html
│   ├── traffic.lpc.rdb
│   ├── traffic.lpc.txt
│   ├── traffic.map_bb.cdb
│   ├── traffic.map_bb.hdb
│   ├── traffic.map_bb.logdb
│   ├── traffic.map.bpm
│   ├── traffic.map.cdb
│   ├── traffic.map.ecobp
│   ├── traffic.map.hdb
│   ├── traffic.map.kpt
│   ├── traffic.map.logdb
│   ├── traffic.map.qmsg
│   ├── traffic.pre_map.cdb
│   ├── traffic.pre_map.hdb
│   ├── traffic.rtlv.hdb
│   ├── traffic.rtlv_sg.cdb
│   ├── traffic.rtlv_sg_swap.cdb
│   ├── traffic.sgdiff.cdb
│   ├── traffic.sgdiff.hdb
│   ├── traffic.sld_design_entry_dsc.sci
│   ├── traffic.sld_design_entry.sci
│   ├── traffic.smp_dump.txt
│   ├── traffic.syn_hier_info
│   ├── traffic.tan.qmsg
│   └── traffic.tis_db_list.ddb
├── incremental_db
│   ├── compiled_partitions
│   │   ├── traffic.root_partition.cmp.atm
│   │   ├── traffic.root_partition.cmp.dfp
│   │   ├── traffic.root_partition.cmp.hdbx
│   │   ├── traffic.root_partition.cmp.kpt
│   │   ├── traffic.root_partition.cmp.logdb
│   │   ├── traffic.root_partition.cmp.rcf
│   │   ├── traffic.root_partition.map.atm
│   │   ├── traffic.root_partition.map.dpi
│   │   ├── traffic.root_partition.map.hdbx
│   │   └── traffic.root_partition.map.kpt
│   └── README
├── modelsim.ini
├── traffic.asm.rpt
├── traffic.done
├── traffic.fit.rpt
├── traffic.fit.smsg
├── traffic.fit.summary
├── traffic.flow.rpt
├── traffic.map.rpt
├── traffic.map.summary
├── traffic.pin
├── traffic.pof
├── traffic.qpf
├── traffic.qsf
├── traffic.sof
├── traffic.tan.rpt
├── traffic.tan.summary
├── traffic_tb.v
├── traffic_tb.v.bak
├── traffic.v
├── traffic.v.bak
├── vsim.wlf
└── work
├── a_graycounter
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── alt3pram
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altaccumulate
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altcam
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altclklock
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altddio_bidir
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altddio_in
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altddio_out
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altdpram
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── @a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── @a@l@t@e@r@a_@m@f_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── @a@l@t@e@r@a_@m@f_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altfp_mult
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altlvds_rx
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altlvds_tx
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altmult_accum
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altmult_add
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altparallel_flash_loader
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altpll
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altqpram
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altserial_flash_loader
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altshift_taps
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altsource_probe
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altsqrt
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altsquare
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altstratixii_oct
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── altsyncram
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── arm_m_cntr
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── arm_n_cntr
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── arm_scale_cntr
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cda_m_cntr
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cda_n_cntr
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cda_scale_cntr
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_and1
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_and16
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_asmiblock
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_asynch_io
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_b17mux21
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_b5mux21
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_bmux21
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_clkctrl
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_clk_delay_cal_ctrl
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_clk_delay_ctrl
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_crcblock
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_dffe
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_ena_reg
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_io
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_jtag
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_latch
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_lcell_comb
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_lcell_ff
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_mac_data_reg
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_mac_mult
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_mac_mult_internal
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_mac_out
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_mac_sign_reg
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_m_cntr
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_mux21
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_mux41
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_n_cntr
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_nmux21
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_pll
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_pll_reg
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── @c@y@c@l@o@n@e@i@i_@p@r@i@m_@d@f@f@e
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_ram_block
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_ram_pulse_generator
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_ram_register
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_routing_wire
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── cycloneii_scale_cntr
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── dcfifo
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── dcfifo_async
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── dcfifo_dffpipe
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── dcfifo_fefifo
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── dcfifo_low_latency
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── dcfifo_mixed_widths
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── dcfifo_sync
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── dffp
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── dummy_hub
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── flexible_lvds_rx
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── flexible_lvds_tx
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── _info
├── jtag_tap_controller
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── lcell
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── lpm_abs
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── lpm_add_sub
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── lpm_and
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── lpm_bipad
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── lpm_bustri
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── lpm_clshift
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── lpm_compare
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── lpm_constant
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── lpm_counter
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── lpm_decode
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── @l@p@m_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── lpm_divide
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── lpm_ff
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── lpm_fifo
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── lpm_fifo_dc
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── lpm_fifo_dc_async
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── lpm_fifo_dc_dffpipe
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── lpm_fifo_dc_fefifo
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── @l@p@m_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── lpm_inpad
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── lpm_inv
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── lpm_latch
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── @l@p@m_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── lpm_mult
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── lpm_mux
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── lpm_or
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── lpm_outpad
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── lpm_ram_dp
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── lpm_ram_dq
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── lpm_ram_io
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── lpm_rom
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── lpm_shiftreg
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── lpm_xor
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── @m@f_cycloneiii_pll
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── @m@f_pll_reg
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── @m@f_stratixiii_pll
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── @m@f_stratixii_pll
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── @m@f_stratix_pll
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── parallel_add
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── pll_iobuf
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── scfifo
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── signal_gen
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── sld_signaltap
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── sld_virtual_jtag
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── stratixgx_dpa_lvds_rx
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── stratixiii_lvds_rx
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── stratixiii_lvds_rx_channel
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── stratixiii_lvds_rx_dpa
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── stratixii_lvds_rx
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── stratixii_tx_outclk
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── stratix_lvds_rx
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── stratix_tx_outclk
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── stx_m_cntr
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── stx_n_cntr
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── stx_scale_cntr
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── traffic
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── traffic_tb
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── ttn_m_cntr
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
├── ttn_n_cntr
│   ├── _primary.dat
│   ├── _primary.vhd
│   └── verilog.asm
└── ttn_scale_cntr
├── _primary.dat
├── _primary.vhd
└── verilog.asm

147 directories, 514 files