基于Verilog的ad7606的8通道并行同步采样，采样率可调，modelsim仿真通过

【实例简介】
基于Verilog的ad7606的8通道并行同步采样，20K采样率（可调)，modelsim仿真通过,包含仿真结果图
【实例截图】
【核心代码】
AD7606_1
└── AD7606_1
├── ad7606_nativelink_simulation.rpt
├── ad7606.qpf
├── ad7606.qsf
├── ad7606.qws
├── ad7606.v
├── ad7606.v.bak
├── ad仿真结果.png
├── ad状态转换图.png
├── db
│   ├── ad7606.(0).cnf.cdb
│   ├── ad7606.(0).cnf.hdb
│   ├── ad7606.asm_labs.ddb
│   ├── ad7606.asm.qmsg
│   ├── ad7606.asm.rdb
│   ├── ad7606.cbx.xml
│   ├── ad7606.cmp.bpm
│   ├── ad7606.cmp.cdb
│   ├── ad7606.cmp.hdb
│   ├── ad7606.cmp.idb
│   ├── ad7606.cmp.logdb
│   ├── ad7606.cmp_merge.kpt
│   ├── ad7606.cmp.rdb
│   ├── ad7606.cycloneive_io_sim_cache.31um_ff_1200mv_0c_fast.hsd
│   ├── ad7606.cycloneive_io_sim_cache.31um_ss_1200mv_0c_slow.hsd
│   ├── ad7606.cycloneive_io_sim_cache.31um_ss_1200mv_85c_slow.hsd
│   ├── ad7606.db_info
│   ├── ad7606.eda.qmsg
│   ├── ad7606.fit.qmsg
│   ├── ad7606.hier_info
│   ├── ad7606.hif
│   ├── ad7606.logic_util_heuristic.dat
│   ├── ad7606.lpc.html
│   ├── ad7606.lpc.rdb
│   ├── ad7606.lpc.txt
│   ├── ad7606.map.ammdb
│   ├── ad7606.map_bb.cdb
│   ├── ad7606.map_bb.hdb
│   ├── ad7606.map_bb.logdb
│   ├── ad7606.map.bpm
│   ├── ad7606.map.cdb
│   ├── ad7606.map.hdb
│   ├── ad7606.map.kpt
│   ├── ad7606.map.logdb
│   ├── ad7606.map.qmsg
│   ├── ad7606.map.rdb
│   ├── ad7606.npp.qmsg
│   ├── ad7606.pre_map.hdb
│   ├── ad7606.pti_db_list.ddb
│   ├── ad7606.root_partition.map.reg_db.cdb
│   ├── ad7606.routing.rdb
│   ├── ad7606.rtlv.hdb
│   ├── ad7606.rtlv_sg.cdb
│   ├── ad7606.rtlv_sg_swap.cdb
│   ├── ad7606.sgate.nvd
│   ├── ad7606.sgate_sm_bdd.nvd
│   ├── ad7606.sgate_sm.nvd
│   ├── ad7606.sld_design_entry_dsc.sci
│   ├── ad7606.sld_design_entry.sci
│   ├── ad7606.smart_action.txt
│   ├── ad7606.smp_dump.txt
│   ├── ad7606.sta_cmp.8_slow_1200mv_85c.tdb
│   ├── ad7606.sta.qmsg
│   ├── ad7606.sta.rdb
│   ├── ad7606.tiscmp.fast_1200mv_0c.ddb
│   ├── ad7606.tiscmp.fastest_slow_1200mv_0c.ddb
│   ├── ad7606.tiscmp.fastest_slow_1200mv_85c.ddb
│   ├── ad7606.tiscmp.slow_1200mv_0c.ddb
│   ├── ad7606.tiscmp.slow_1200mv_85c.ddb
│   ├── ad7606.tis_db_list.ddb
│   ├── ad7606.tmw_info
│   ├── ad7606.vpr.ammdb
│   └── prev_cmp_ad7606.qmsg
├── incremental_db
│   ├── compiled_partitions
│   │   ├── ad7606.db_info
│   │   ├── ad7606.root_partition.cmp.ammdb
│   │   ├── ad7606.root_partition.cmp.cdb
│   │   ├── ad7606.root_partition.cmp.dfp
│   │   ├── ad7606.root_partition.cmp.hdb
│   │   ├── ad7606.root_partition.cmp.logdb
│   │   ├── ad7606.root_partition.cmp.rcfdb
│   │   ├── ad7606.root_partition.map.cdb
│   │   ├── ad7606.root_partition.map.dpi
│   │   ├── ad7606.root_partition.map.hbdb.cdb
│   │   ├── ad7606.root_partition.map.hbdb.hb_info
│   │   ├── ad7606.root_partition.map.hbdb.hdb
│   │   ├── ad7606.root_partition.map.hbdb.sig
│   │   ├── ad7606.root_partition.map.hdb
│   │   ├── ad7606.root_partition.map.kpt
│   │   └── ad7606.rrp.hdb
│   └── README
├── output_files
│   ├── ad7606.asm.rpt
│   ├── ad7606.done
│   ├── ad7606.eda.rpt
│   ├── ad7606.fit.rpt
│   ├── ad7606.fit.smsg
│   ├── ad7606.fit.summary
│   ├── ad7606.flow.rpt
│   ├── ad7606.jdi
│   ├── ad7606.map.rpt
│   ├── ad7606.map.summary
│   ├── ad7606.pin
│   ├── ad7606.sof
│   ├── ad7606.sta.rpt
│   └── ad7606.sta.summary
└── simulation
└── modelsim
├── ad7606_8_1200mv_0c_slow.vo
├── ad7606_8_1200mv_0c_v_slow.sdo
├── ad7606_8_1200mv_85c_slow.vo
├── ad7606_8_1200mv_85c_v_slow.sdo
├── ad7606_min_1200mv_0c_fast.vo
├── ad7606_min_1200mv_0c_v_fast.sdo
├── ad7606_modelsim.xrf
├── ad7606_run_msim_rtl_verilog.do
├── ad7606_run_msim_rtl_verilog.do.bak
├── ad7606_run_msim_rtl_verilog.do.bak1
├── ad7606_run_msim_rtl_verilog.do.bak10
├── ad7606_run_msim_rtl_verilog.do.bak11
├── ad7606_run_msim_rtl_verilog.do.bak2
├── ad7606_run_msim_rtl_verilog.do.bak3
├── ad7606_run_msim_rtl_verilog.do.bak4
├── ad7606_run_msim_rtl_verilog.do.bak5
├── ad7606_run_msim_rtl_verilog.do.bak6
├── ad7606_run_msim_rtl_verilog.do.bak7
├── ad7606_run_msim_rtl_verilog.do.bak8
├── ad7606_run_msim_rtl_verilog.do.bak9
├── ad7606.sft
├── ad7606.vo
├── ad7606_v.sdo
├── ad7606.vt
├── ad7606.vt.bak
├── modelsim.ini
├── msim_transcript
├── rtl_work
│   ├── ad7606
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── ad7606_vlg_tst
│   │   ├── _primary.dat
│   │   ├── _primary.dbs
│   │   ├── _primary.vhd
│   │   ├── verilog.prw
│   │   └── verilog.psm
│   ├── _info
│   └── _vmake
├── tcl_stacktrace.txt
├── vsim.wlf
└── wave.do

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