实例介绍
【实例简介】
以vivado2015为版本详细介绍了如何新建工程，仿真，综合，下载，并且包含很多实验代码，都是十分基础的实验，很有用。
E-ELEMENTS rivaldo设计流程于册 发板KC705为例, Nexus.4开发板请选择Ati7XC7A100TCSG324-2的器件,即Famy和 Subfam!y均为Artx7,封装形式( Package)为CSG324,速度等级( Speed grade)为-1,温 度等级( Temp grade)为C)。点击Next New Proiect Decent ryr k Choose a default Iilino part or Soad Eor yo r project. Thiz can te changed latel speci- filter Parts Pradnet nat egory All Parkageff900 圆 Boards Fam:ly Einter? Sua Fumly Kinter7 C Reset All Filter H I/C PiI Avi1×19 Lock GTX Part 上tp上l0p5RN ISPs Elements Transceivers Trar 带xe41ttU-2 2b4 15 16 BaiR Finish C 6、确认相关信息与设计所用的的FPGA器件信息是否一致,一致请点击 Finish,不一致,请 返回上·步修改。 New Proiect New Pruject Summary A neW RIL Projest namsd vivadc design tlow will be created Q The defanlt part and product fanily for the new project De=ault Part: x:7325tffg900-2 Trvluel: inlet 7 Fanily: Kintex- Package: Ef:900 VIVADO 0134 To create the project, click Finish 7、得到如下的空白 Vivado工程界面,完成空白工稈新建 依元素科技有限公司 Xilinx全球合作伙伴 www.e-elements.com 3/ E-ELEMENTS rivaldo设计流程于册 E wivado-design_ flow-(D:/vado_ desigr_low/vado. desgn flow. xprl-Vir2do 2013.2 Fir Frt Fo Tons Winrow I ayat View Help asach conrads e园脂X|D粉船E匾L!1xu音飞 IrD:ect ManEger viva1c 125! L ICw 口 口X 区圆网 a Projet■agar v: vede ee:B_却 已5 nuation5r(e5 Pa l - anily: KuLca :TE2JtL-2990-4 op node nane et defined .IP In:grater at Create fleck desian Sy是h…x Implmeatntien s Opoa Bla:l lecia M1 erEch Ll rales S:otus ITt 晶 Soee9:mlts EC9王Er00 口已2 +中应 Vivedo InoL:utsticl enets] Compl: Ione 42rk1 回0 PHI EIa]u sUed):s RI Vina t1当ne Timing G stasi: Iecign Ran: art Cons tr aiats 5: rates Sla: os Frogress e71ot'f2903-2comstrs_I Anthesis Te'anlts (Tivado Sythesis 013) Tat s'wtea 1=2=t=t:]-- Vivido IrFlamart I IcEau-ts iveco Inplar ate: ion 2413). Jct s:crtad 副021y1A41 、设计文什输入 1、如下图所示,点击 Flow Navigator下的 Project Manager-> Add sources或中问 Sources中的 对话枉打开设计文件导入添加对话框。 vivado_design_fow -[D: ,'vvado_design_flow/vivado_design_Flow, xpr]-Vivado 2013.4 File Edit Flcw Tools Window Laycut view Help 凶自×多D8∑巴 Defaut Layout ◆飞 Project Manager- vivado_design_foN snrca 口3× EPrject SummEry X Fra] act Man温er Project settings 日包 Constrant 回@5im1atm5nrp a sin L Project part xcT( Iop m adule nanc: lot! 工 P Inte ob Create B-ork Design Synthesis 且 hierarchy -ibrari÷5 B Open Block Desigm 品 Source;rm1te E lut =la herat: B1。 ck Des Me Proper ti a Simulation 份t strategy y imulation Settings 吸 3un三 Inl on RIL Analysis 1 Open Elaborated Desi Desigm Runs 2、选择第二项 Add or Create Design Sources,用米添加或新建 Verilog或ⅦHDL源文件,点击 NeXt。 依元素科技有限公司 Xilinx全球合作伙伴 www.e-elements.com E-ELEMENTS rivaldo设计流程于册 TCcs Add sources This gidas y1tmh·h品 morass af adding sme rasti已哭 TTcAR For yoIr I↑ o Add or Create Desi gn source O Add or Create Similatior. Sour cas ◎ Add oy creat点 DSP sourcE O Add Existing Baca Desi gn Sources o Add Existing IP 1ne,2⊥ckI∈x FirishCancel 3、如果有现有的νVHD文件,可以通过 Add files一项添加。在这里,我们要新建文件,所 以选择 Create file一项。 Add Specify HL and netlist fi1e3, aa- c11ecto1es centain-εme∴1is￡i1:3,:。 add to your project. Create p new source tile on disk and add 1t to your project -ndex Name Litrary Location LdFi1es、(Md:rti vSpan and add RI- include f: lac into Project v Copy sources into project V Ald sources iron subdirectories 雙并R包刍文件至项彐卞 4、在 Create Source file中输入 File name,点击OK。注:名称中不可出现中文和空格。 依元素科技有限公司 Xilinx全球合作伙伴 www.e-elements.com 5/ E-ELEMENTS rivaldo设计流程于册 Create source file Create a new source file and add it to your project File type, name and location File type ve verilog File name: flowing light File location:G <Local to Pr 【cme1 5、点击 Finish。 Add sources Ad or Create Desigm Sources 5 pecify HDL and net1it班is3,nr蚍tric呲毗砒m班豇dit班i1es, to add t 产山p1 t. Create a new ource file on disk and add it to your 210]ect ndex lame Library Location 1 。ea1t。 Project A14.」[ Add Directories,」[l Create Fil v Scan and add RIL include files into project ject V Add sources from sub directories K Back lext> Finish Cancel 6、在弹出的 Define module中的J/ O Port definition,输入设计模块所需的端口,并设置端口 防线,如果端凵为总线型,勾选Bus选项,并通过MSB和LSB确定总线宽度。完成后点击 OK。 依元素科技有限公司 Xilinx全球合作伙伴 www.e-elements.com 6/34 E-ELEMENTS rivaldo设计流程于册 Define module Define a madel e and specify T/n ports tn add to ynir saurce file For each port specified: Ports with blank names will not be writters MSB ani LSB values will be ignored unless its 3us column is checked 定义模块手 值会被忽 Module definition Module name:坦。W1g1itt I/O Port n ana Direction Bus MSB innuIt □00 rst 1 utput 0 Cancel 7、新建的设计文件(此处为 flowing lightν)即存在于 Sources的 Design Sources中。双击 打开该文件,输入相应的设计代码。 A vivado_ design-flow -[D: /vivado_ design- fow/vivado_ design-flow. xprl-Vivado 2013.4 File Edit Flow Tools Window Layout View Help M明酯X|净D费%∑园au:ct溟◆|思 F二6WIIv10r Projeet Manager- vivado lesigr. flow Project s■yx a图粤|睡感幽国 Projcct onager Project setting G Projec: Setting 回晶旦ig1iht(:ing1:git, Project nane Product三aniL 母 IP Catalo E0 Simil ati nn SalreEs (1) Hierarchy Libraries Compile Order Sy丑 thesls LeLL ● Generare Block Desiel Ⅳ詈『s:I。画"Yx雪 卫21 Far- XC7110c1 S: mulation Elraleey: vvadu Syi RL AnglTEii timescale 1ns/1ps module flowing_ light 依元素科技有限公司 Xilinx全球合作伙伴 www.e-elements.com 7/ E-ELEMENTS rivaldo设计流程于册 put clk put rst, output [3: 0]led ) g[23:0] reg [3: 0]light reg always @(posedge clk b if (rst) it reg<=0; els nt reg<=cnt reg 1; ent ays (posedge clk begi if (rst) ight reg<= 4b0001 else if (cnt reg== 24 hffffff) begin if (light reg== 4b1000 /ght「 reg<=4"b0001 light reg<= light reg end assign led =light reg endmodule 8、添加约東文件,有两种方法可以添加约束文件,是可利用 Vlado中| o planning功能, 二是可以直接新建XDC的约束文件,手动输入约束命令。 a、先来看第一种方法,利用 l0 planning a81、点击 Flow Navigator中 Synthesis中的 Run Synthesis,先对工稈进行综合。 依元素科技有限公司 Xilinx全球合作伙伴 www.e-elements.com 8/34 E-ELEMENTS rivaldo设计流程于册 Flow avi gat Project Manager Project s o Add sources LF IP Catal o g旦t Greate block desi Open block Design 1 tion <S Simulation Setti Runt Simulat RIL Anal Open Elaborated Desi g Setting三 pen Synthesized Design Implementati on 工mp1 em on Set t1 Rur工mp1 ementetlor b E Open Implemented Design a82、综合完成之后,选择∂ pen Synthesized design,打开综合结果。 Synthesis Com p leted Synthesis successfully completed Iext sl ③ iew Reports分析和约束综合后网表 a Don't show this dialog again L 依元素科技有限公司 Xiin全球合作伙伴 www.e-elements.com E-ELEMENTS rivaldo设计流程于册 a83、此时应看到如下界面,如果没出现如下界面,在图示位置的 layout中选择| o planning 项 aspach conrads 产目的X|多D由③6E/但x0n= A 2 rui:L kaga x @navies x@ Flowintlientv x 二扇图x b aaa N caval lls dusi Joe 00:E Ies]en t 4 sinuation G Similation settings 5850x4s0m+:t、岛 Davi ep C 吸 RIn Srulct 已0 Ela]crated):ia 的 synthesi: setting Tpr;e(回 c: per neatens DirDotisr Iec if: Pair Sit 3.xod a Apart Timina Sineary 14fs1t(n;1 1 87 LT+twere iIa S:alsr ports c Olel Cons d TO:s aLe D Reports E Desi en as D Packag Pins,D1/0 P,rts 8.4、在右卜方的选项卡中切换到V/ O ports一栏,并在对应的信号后,输入对应的FPGA管 脚标号(或将信号拖拽到右上方 Package图中对应的管脚上),并指定ostd。(具体的FPGA 约束管脚和|O电平标准,可参考对应板卡的用户手册或原理图)。 I/O T Directi on Icg Di Ef Pc H Bank 工/0std A1mar·< Mutant 51团M, 1d[] Output D18 35 LVCMOGC34 a led [2] Output M1 ledra uutput M14 35LVMS三3 日 Scalar ports2 vr :lk 工3叫t LlE 35 LVCMOS三3水 35 ELVCMOSC3 BIc Conscle o Messages E Log B Reports sIes-g Runs A Package Pins BI/O Ports a.8.5、完成之后,点击左上方匚具栏中的保存按钮,L程提示新建XDC文件或选择⊥程中 已有的XDC文件。在这里,我们要 Create a new file,输入 File name,氐击OK完成约束过 程。 依元素科技有限公司 Xilinx全球合作伙伴 www.e-elements.com 10/34 【实例截图】
【核心代码】
以vivado2015为版本详细介绍了如何新建工程，仿真，综合，下载，并且包含很多实验代码，都是十分基础的实验，很有用。
E-ELEMENTS rivaldo设计流程于册 发板KC705为例, Nexus.4开发板请选择Ati7XC7A100TCSG324-2的器件,即Famy和 Subfam!y均为Artx7,封装形式( Package)为CSG324,速度等级( Speed grade)为-1,温 度等级( Temp grade)为C)。点击Next New Proiect Decent ryr k Choose a default Iilino part or Soad Eor yo r project. Thiz can te changed latel speci- filter Parts Pradnet nat egory All Parkageff900 圆 Boards Fam:ly Einter? Sua Fumly Kinter7 C Reset All Filter H I/C PiI Avi1×19 Lock GTX Part 上tp上l0p5RN ISPs Elements Transceivers Trar 带xe41ttU-2 2b4 15 16 BaiR Finish C 6、确认相关信息与设计所用的的FPGA器件信息是否一致,一致请点击 Finish,不一致,请 返回上·步修改。 New Proiect New Pruject Summary A neW RIL Projest namsd vivadc design tlow will be created Q The defanlt part and product fanily for the new project De=ault Part: x:7325tffg900-2 Trvluel: inlet 7 Fanily: Kintex- Package: Ef:900 VIVADO 0134 To create the project, click Finish 7、得到如下的空白 Vivado工程界面,完成空白工稈新建 依元素科技有限公司 Xilinx全球合作伙伴 www.e-elements.com 3/ E-ELEMENTS rivaldo设计流程于册 E wivado-design_ flow-(D:/vado_ desigr_low/vado. desgn flow. xprl-Vir2do 2013.2 Fir Frt Fo Tons Winrow I ayat View Help asach conrads e园脂X|D粉船E匾L!1xu音飞 IrD:ect ManEger viva1c 125! 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