实例介绍
【实例简介】
STM32F107xx提供支持IEEE-802.3-2002的介质访问控制器用于以太局域网通信，通过一个工业标准的介质无关接口（MII）或者是精简的介质无关接口(RMII)。STM32F107xx要求一个外部的物理接口设备(PHY)来连接物理局域网总线（双绞线，光纤等）
TRACECLK TRACED习 TPU ETM Power SA SWJTAc TracwTnie Va=2t036 svg bvh-≌a Flssh 26 KB T CKSWCLK Conex M3 CPU JTVGSWDIO 64b JTDD T2 MHZ SRAM NRST AC HS PCR/POR N RcLs MIL TXD[:CyRMIL TXD(120 ML以 CLKRMIL TX CLK 了 chana Osc IN MII TX ENRMI TX EN OsC OUT 3-25M MIl AXDE:C RMIL[Lo GP DMA2 VII RX EFFMII RX ER channals FCLK1 ML成 CRMI REF CLK R悉 L VII RX DVIFMII CRS D cbcs HCLK MII CRS FCLK VBAT-18 3.6V MIl COURM COL Thomen MAC FLL3 MDC 100100 活Eh;n TAL 325 OEC32 N PPE OT RTC Bock-p P啊AM2KE回PAM2kE Awu roster TAMPER-RTCO VBL BackaprtertaceI USB OIG FS >cHannal, ETR AHa to GRAM 1.25 KB AP82 A日1 M3 >channaL, ETR TIMe >4 channeL, ETR WKU DEAF TIMS >4 channel ETR PA150 GPO port SAF USART2 AX TX CTE、HTs P国1501< GPODor B CK SE AF US4FT3 > RXTX, CTS, RTS Pc150 GPo ponc cK。AF 我TaAF PD150 GPO pcrD P日1s0< UART5 TX。AF a Plo port E sP2/≌s MOSUSD MSO MC. 4 charels <>SCKoK. NSS/S as AF TMt VOSUSD MISO, MeK EKN ETR Iput as Al sP3 /253 KT)sCKCK. NSS/ws as AF C1 SCLSDA, SMBA a真F MOSIMIS。 ECK.NSS。AF 5P1 ECLS, SMBA S AF RX, TX CTS, RTs, a ExCANt cAN!X。AF CK as AF UEARTT WWDG AN1 RX as AF RAM 5123 ExCAN AN2 TXaA 16AC1 tobIt ADC1 N2RX温A common tc ADC1& ADC2 1国ADC IVE 12b1 DAC DAC OUT1& AF TM了 12b2 04C2 DAC OUT28 AF SVEc 图12:SIM32F107内部结构图 与以太网相关的最重要的硬件是MAC及其专用DMA STM32F107x提供支持IEEE8023-2002的介质访问控制器用」以太局域网通信,通过 一个工业标准的介质无关接冂(M)或者是精简的介质无关接冂(RM)STM32F107XxX要求 个外部的物理接口设备(PHY)米连接物理局域网总线(双绞线,光纤等)。使用多达17路倍 号(MI)或者9路信号(RMI),PHY可被连接到STM32F107xx介质无关接口端。PHY 能够使用STM32F107xX输出的25MHz(M)或50MHz(RMD)时钟信号。 STM32F107xX包括以下特性: 1.支持10和100 Mbit/s两种速率 2.专用DMA控制器允许专用SRAM和措述符之间高速传输。 3.标记的MAC帧支持,支持VLAN(虚拟局域网) 4.半双工和全双工两种操作模式,半双工下采用 CSMA/CD(带有检测冲突的载 波侦听多路存取) 5.支持MAC控制子层,用于控制帧。 6.32位CRC产生和清除。 7. 些地址过滤模式,对物理和组播地址 8.32位状态编码,用于每个传送和接受帧。 9.内部FFO用丁缓存传输和接收帧。传输FIFO和接收FIFO都是2Kbye,总 计4 Kbytes。 10.支持硬件pPTP(精确时间协议),时间戳比较器连接到TM2触发输入端。 当系统时间比预定目标时间大时,魚发中断 1.2以太网功能描述:SM】, MIll and emil STM32F107支持两种工业标准的物理层接口即默认的介质无关接口(MI)和精简的介 质无关接口(RMI 具体关」MAC核以及专用DMA的特性在此省略 下表显示了MAC信号和相应的 MII/RMIL默认和重映射信号。它同样指出了该引脚上 的信号是输出还是输入信号以及引脚配置。表见参考手册P848 以太恻外设由MAC8023和一个专用DMA控制器,支持默认的M∏和RMI通过一个选择 位来设置默认MI接∏或精简MI接冂。 TD№A控制器接口通过AHB辶从接口连接核和內存,AHB接口控制数据传输当AHN从 接口访问控制和状态寄存器空间。 在MAC核传输前,传输FFO缓存通过DMA从系统系统内存读取的数据。相似的,接收 FIFO队列从线上储存以太网帧知道它们被DMA传送到系统内存。 以太网外设包括一个SM用于和外部PHY通信。一系列的配置寄存器允许用户为MAC和 DMA控制器选择想要的模式和特性 Figure 295. ETH block diagram DMA Media access RMIl control Operation control mod Interface MAC 802.3 register registers Select MAC control registers External PHY 2 Kbit RX FIF Checksum PTP MDC NEthernet offload IEEE1588 DMA 2 Kbit MDIO TX FIFO PMT MMC ai15620b 12 I Station management interface站管理接口:SMI station management interface(SMI)允许应用程序通过一根时钟数据线读取任意一个 物理寄存器。接∏支持最多访问32个PHY。应用程序可以选择32个PHY中的个和任意 个PHY32个寄存器中的个,来发送控制数据或者接受状态信息。在给定的吋间里只有 一个PHY中的寄存器能够被访问 MDC时钟线和MDIo数据线被徵控制器执行为交替的功能IO口 MDC:一个用」给数据传输提供时间参考的周期性时钟,最大频率为2.5MHz。最小的 MDC的高低时间是每次160ns,最小的周期是400ns。在空闲状态,SMI管理接∏驱动MDC 时钟信号为低 MDIo:数据输入输出数据流用MDC时钟信号来同步传输状态信息到/从物理设各。 Figure 296. sMI interface signals STM32 <MDC External 8L MDIO PHY ai15621 Table 13. PWR register map and reset values Offset Register=88图图图网8图R8四巴a PWR CR 0000 Reserved PLS2: 0 Reset value o0|0|0o00o PWR CSR 0X004 Reserved Reserved Reset value 当多0 Refer to Table 1 on page 42 for the register boundary addresses 122SMI帧格式 Table 191. Management frame format Management frame fields Preamble Start operation PADDR RADDR TA (32 bits Idle Read 1..1 01 10 ppppp rrrrr Z0 dddddddddddddddZ Write 1..1 01 01 ppppp rimm 10 ddddddddddddddd Z 与读写操作相关的帧结构在tabe13中显示,传输位的顺序必须从左到右。 Table 13 123SMI写操作 当应用程序设置MI写和忙位(在以太网物理层MI地址寄存器 Ethernet Mac mil address register( ETH MACMIIAR)SM通过传输PHY地址,PHY中的寄存器地址和写数据 Figure 297. MDIo timing and frame structure- write cycle MDIO 32 1s 中X@地总包 start I Preamble: of OP., PHY address Register address Turn data frame: code: around Data to PHy ai15626 (在 Ethernet MAC MIi dataregister( ETH MACMIIDR))启动一个写操作到PHY寄存器。在 传输过程中应用程序不能改变MI地址寄存器的内容或者是MI数据寄存器。在这段时间里对 №II地址寄存器和MI数据寄存器的写操作被忽略(忙位为高即为1),传输过程无差错完成 写操作完成以后,SMI通过复位忙位来指示它 124SMI读操作 当用户设置 Ethernet MAC MIi address register( ETH MACMIIAR)中的 MIl Busy bit,同 MiI Write bit为零,SM在PHY寄存器中启动一个读操作通过传输PHY地址和PHY中的寄存 器地址。传输过程中应用程序不能改变MI地址寄存器的内容或者MI数据寄存器的内容。这 期间,对MI地址寄存器和MI数据寄存尜的与操作被忽略( Busy bit为高),传输尢任何差 错完成。读操作完成以后,SMI复位 busy b然后用从PHY中读到的数据更新MI数据笱存器。 Figure 298 shows the frame format for the read operation. Figure 298. MDIo timing and frame structure -Read cycle Preanw' frame: Code, PHY address Register address /um start: OP data around Data to PHY Data from PHY 15627 12.5SMI时钟选择 MAC启动管理写/读操作。SM时钟是个独立的时钟,它的来源是应用程序时钟(AHB时 Table 192 shows how to set the clock ranges. Table 192. Clock range Selection AHB clock MDC clock 0000 60-72MHz AHB clock /42 0001 Reserved 0010 20-35MHz AHB clock /16 0011 35-60MHz AHB clock/26 0100.0101,0110.0111 Reserved 钟)。分离系数决定了在M∏地址寄存器中设置的时钟范围。 1.3介质无关接口(M 介质尢关接口定义∫MAC」层和用于数据传输在10Mb/s和100Mb/s的PHY之间的相 连接 Figure 299. Media independent interface signals TX CLK STM32 XD[3:01 TX EN RX CLK RXD[3: 0] RXER External RX DV PHY CRS COL MD工o an15622 ● MII TX CLK:连续时钟用」给τX数据传输提供时间参考。标称的频率是在10Mbit/s下 为25MHZ,在100Mbt/s下为25MHz。 ● MII RX CLK:连续时钟用于给RX数据传输提供时间参考。标称的频率是在10Mbit/s下 为25MHZ,在100Mb/s下为25MHz 其他略(详见参考手册P853) 1.4精简Ml:RMIl RMII规范减少了管脚的数量。根据IEEE8023u标准,一个MI包括16个引用于数 据和控制。RMI减少为7个 14.1RI时钟资源 STM32F107能够提供50MHZ时钟信号在它的MCO输出管脚,然后你将不得不通过PLL 配置来配置输出值。 Figure 302. RMll clock sources Q乏的 External PHY 25 MHZ REF CLK 50 MHZ For 10/100 Mbit/s 50 MHZ a15625 15M/RM选择 MII或者RMI通过使用配置 AFIO MAPR寄存器中的bt23, MII RMII SEL来选择。 当以太网控制器在复位状态下或者在开启时钟之前,应用程序不的不设置MI/RMI模式 1.6M/RM外部时钟方案 时钟方案要求同时支持MI和RMI, Figure 303. Clock scheme MIL_TX_CLK as AF n GPIO and AFL25MHz 25MHz controller MACTXCLK (25 MHz or 2.5 MHz) or 2.5 MHz 50 MHz Sync divider 2 for 100 Mb/sh 1. RMI(1) /20 for 10 Mb/s MIl RX CLK as AF 25 MHz or 2.5 MHz)PGPIO and AF25MHzor25MHz 25 MHz MACRXCLKR) or 2.5 MHz RMll REF CK as AF口 controller (50 MHz) EMIL HCLK must be greater than 25 MHz a15650 1.The MII/RMll selection is controlled through bit 23, MIl_RMll_SEL, in the AFIO_MAPR register 1.6以太网功能描述:MAC8023 MAC子层执行下面的数据链路控制相关的功能步骤 数据封装(传送和接收): Framing( frame boundary delimitation, frame synchronization)(边界划界, 帧同步) 寻址(处理源地址和目的地址) 错误检查 2.介质访问管理 Medium allocation( collision avoidance)介质分配(冲突避免) 亮争解析(冲突处理) MAC子层有两种基木操作模式 1.半双工模式:工作站使用 CSMA/CD算法争夺物理介质的使用。 2.全双工模式:同冋步传输和接收,当所以以下情形满足的时候没有竞争解(不用 CSMA/CD 算法) 【实例截图】
【核心代码】
STM32F107xx提供支持IEEE-802.3-2002的介质访问控制器用于以太局域网通信，通过一个工业标准的介质无关接口（MII）或者是精简的介质无关接口(RMII)。STM32F107xx要求一个外部的物理接口设备(PHY)来连接物理局域网总线（双绞线，光纤等）
TRACECLK TRACED习 TPU ETM Power SA SWJTAc TracwTnie Va=2t036 svg bvh-≌a Flssh 26 KB T CKSWCLK Conex M3 CPU JTVGSWDIO 64b JTDD T2 MHZ SRAM NRST AC HS PCR/POR N RcLs MIL TXD[:CyRMIL TXD(120 ML以 CLKRMIL TX CLK 了 chana Osc IN MII TX ENRMI TX EN OsC OUT 3-25M MIl AXDE:C RMIL[Lo GP DMA2 VII RX EFFMII RX ER channals FCLK1 ML成 CRMI REF CLK R悉 L VII RX DVIFMII CRS D cbcs HCLK MII CRS FCLK VBAT-18 3.6V MIl COURM COL Thomen MAC FLL3 MDC 100100 活Eh;n TAL 325 OEC32 N PPE OT RTC Bock-p P啊AM2KE回PAM2kE Awu roster TAMPER-RTCO VBL BackaprtertaceI USB OIG FS >cHannal, ETR AHa to GRAM 1.25 KB AP82 A日1 M3 >channaL, ETR TIMe >4 channeL, ETR WKU DEAF TIMS >4 channel ETR PA150 GPO port SAF USART2 AX TX CTE、HTs P国1501< GPODor B CK SE AF US4FT3 > RXTX, CTS, RTS Pc150 GPo ponc cK。AF 我TaAF PD150 GPO pcrD P日1s0< UART5 TX。AF a Plo port E sP2/≌s MOSUSD MSO MC. 4 charels <>SCKoK. NSS/S as AF TMt VOSUSD MISO, MeK EKN ETR Iput as Al sP3 /253 KT)sCKCK. NSS/ws as AF C1 SCLSDA, SMBA a真F MOSIMIS。 ECK.NSS。AF 5P1 ECLS, SMBA S AF RX, TX CTS, RTs, a ExCANt cAN!X。AF CK as AF UEARTT WWDG AN1 RX as AF RAM 5123 ExCAN AN2 TXaA 16AC1 tobIt ADC1 N2RX温A common tc ADC1& ADC2 1国ADC IVE 12b1 DAC DAC OUT1& AF TM了 12b2 04C2 DAC OUT28 AF SVEc 图12:SIM32F107内部结构图 与以太网相关的最重要的硬件是MAC及其专用DMA STM32F107x提供支持IEEE8023-2002的介质访问控制器用」以太局域网通信,通过 一个工业标准的介质无关接冂(M)或者是精简的介质无关接冂(RM)STM32F107XxX要求 个外部的物理接口设备(PHY)米连接物理局域网总线(双绞线,光纤等)。使用多达17路倍 号(MI)或者9路信号(RMI),PHY可被连接到STM32F107xx介质无关接口端。PHY 能够使用STM32F107xX输出的25MHz(M)或50MHz(RMD)时钟信号。 STM32F107xX包括以下特性: 1.支持10和100 Mbit/s两种速率 2.专用DMA控制器允许专用SRAM和措述符之间高速传输。 3.标记的MAC帧支持,支持VLAN(虚拟局域网) 4.半双工和全双工两种操作模式,半双工下采用 CSMA/CD(带有检测冲突的载 波侦听多路存取) 5.支持MAC控制子层,用于控制帧。 6.32位CRC产生和清除。 7. 些地址过滤模式,对物理和组播地址 8.32位状态编码,用于每个传送和接受帧。 9.内部FFO用丁缓存传输和接收帧。传输FIFO和接收FIFO都是2Kbye,总 计4 Kbytes。 10.支持硬件pPTP(精确时间协议),时间戳比较器连接到TM2触发输入端。 当系统时间比预定目标时间大时,魚发中断 1.2以太网功能描述:SM】, MIll and emil STM32F107支持两种工业标准的物理层接口即默认的介质无关接口(MI)和精简的介 质无关接口(RMI 具体关」MAC核以及专用DMA的特性在此省略 下表显示了MAC信号和相应的 MII/RMIL默认和重映射信号。它同样指出了该引脚上 的信号是输出还是输入信号以及引脚配置。表见参考手册P848 以太恻外设由MAC8023和一个专用DMA控制器,支持默认的M∏和RMI通过一个选择 位来设置默认MI接∏或精简MI接冂。 TD№A控制器接口通过AHB辶从接口连接核和內存,AHB接口控制数据传输当AHN从 接口访问控制和状态寄存器空间。 在MAC核传输前,传输FFO缓存通过DMA从系统系统内存读取的数据。相似的,接收 FIFO队列从线上储存以太网帧知道它们被DMA传送到系统内存。 以太网外设包括一个SM用于和外部PHY通信。一系列的配置寄存器允许用户为MAC和 DMA控制器选择想要的模式和特性 Figure 295. ETH block diagram DMA Media access RMIl control Operation control mod Interface MAC 802.3 register registers Select MAC control registers External PHY 2 Kbit RX FIF Checksum PTP MDC NEthernet offload IEEE1588 DMA 2 Kbit MDIO TX FIFO PMT MMC ai15620b 12 I Station management interface站管理接口:SMI station management interface(SMI)允许应用程序通过一根时钟数据线读取任意一个 物理寄存器。接∏支持最多访问32个PHY。应用程序可以选择32个PHY中的个和任意 个PHY32个寄存器中的个,来发送控制数据或者接受状态信息。在给定的吋间里只有 一个PHY中的寄存器能够被访问 MDC时钟线和MDIo数据线被徵控制器执行为交替的功能IO口 MDC:一个用」给数据传输提供时间参考的周期性时钟,最大频率为2.5MHz。最小的 MDC的高低时间是每次160ns,最小的周期是400ns。在空闲状态,SMI管理接∏驱动MDC 时钟信号为低 MDIo:数据输入输出数据流用MDC时钟信号来同步传输状态信息到/从物理设各。 Figure 296. sMI interface signals STM32 <MDC External 8L MDIO PHY ai15621 Table 13. PWR register map and reset values Offset Register=88图图图网8图R8四巴a PWR CR 0000 Reserved PLS2: 0 Reset value o0|0|0o00o PWR CSR 0X004 Reserved Reserved Reset value 当多0 Refer to Table 1 on page 42 for the register boundary addresses 122SMI帧格式 Table 191. Management frame format Management frame fields Preamble Start operation PADDR RADDR TA (32 bits Idle Read 1..1 01 10 ppppp rrrrr Z0 dddddddddddddddZ Write 1..1 01 01 ppppp rimm 10 ddddddddddddddd Z 与读写操作相关的帧结构在tabe13中显示,传输位的顺序必须从左到右。 Table 13 123SMI写操作 当应用程序设置MI写和忙位(在以太网物理层MI地址寄存器 Ethernet Mac mil address register( ETH MACMIIAR)SM通过传输PHY地址,PHY中的寄存器地址和写数据 Figure 297. MDIo timing and frame structure- write cycle MDIO 32 1s 中X@地总包 start I Preamble: of OP., PHY address Register address Turn data frame: code: around Data to PHy ai15626 (在 Ethernet MAC MIi dataregister( ETH MACMIIDR))启动一个写操作到PHY寄存器。在 传输过程中应用程序不能改变MI地址寄存器的内容或者是MI数据寄存器。在这段时间里对 №II地址寄存器和MI数据寄存器的写操作被忽略(忙位为高即为1),传输过程无差错完成 写操作完成以后,SMI通过复位忙位来指示它 124SMI读操作 当用户设置 Ethernet MAC MIi address register( ETH MACMIIAR)中的 MIl Busy bit,同 MiI Write bit为零,SM在PHY寄存器中启动一个读操作通过传输PHY地址和PHY中的寄存 器地址。传输过程中应用程序不能改变MI地址寄存器的内容或者MI数据寄存器的内容。这 期间,对MI地址寄存器和MI数据寄存尜的与操作被忽略( Busy bit为高),传输尢任何差 错完成。读操作完成以后,SMI复位 busy b然后用从PHY中读到的数据更新MI数据笱存器。 Figure 298 shows the frame format for the read operation. Figure 298. MDIo timing and frame structure -Read cycle Preanw' frame: Code, PHY address Register address /um start: OP data around Data to PHY Data from PHY 15627 12.5SMI时钟选择 MAC启动管理写/读操作。SM时钟是个独立的时钟,它的来源是应用程序时钟(AHB时 Table 192 shows how to set the clock ranges. Table 192. Clock range Selection AHB clock MDC clock 0000 60-72MHz AHB clock /42 0001 Reserved 0010 20-35MHz AHB clock /16 0011 35-60MHz AHB clock/26 0100.0101,0110.0111 Reserved 钟)。分离系数决定了在M∏地址寄存器中设置的时钟范围。 1.3介质无关接口(M 介质尢关接口定义∫MAC」层和用于数据传输在10Mb/s和100Mb/s的PHY之间的相 连接 Figure 299. Media independent interface signals TX CLK STM32 XD[3:01 TX EN RX CLK RXD[3: 0] RXER External RX DV PHY CRS COL MD工o an15622 ● MII TX CLK:连续时钟用」给τX数据传输提供时间参考。标称的频率是在10Mbit/s下 为25MHZ,在100Mbt/s下为25MHz。 ● MII RX CLK:连续时钟用于给RX数据传输提供时间参考。标称的频率是在10Mbit/s下 为25MHZ,在100Mb/s下为25MHz 其他略(详见参考手册P853) 1.4精简Ml:RMIl RMII规范减少了管脚的数量。根据IEEE8023u标准,一个MI包括16个引用于数 据和控制。RMI减少为7个 14.1RI时钟资源 STM32F107能够提供50MHZ时钟信号在它的MCO输出管脚,然后你将不得不通过PLL 配置来配置输出值。 Figure 302. RMll clock sources Q乏的 External PHY 25 MHZ REF CLK 50 MHZ For 10/100 Mbit/s 50 MHZ a15625 15M/RM选择 MII或者RMI通过使用配置 AFIO MAPR寄存器中的bt23, MII RMII SEL来选择。 当以太网控制器在复位状态下或者在开启时钟之前,应用程序不的不设置MI/RMI模式 1.6M/RM外部时钟方案 时钟方案要求同时支持MI和RMI, Figure 303. Clock scheme MIL_TX_CLK as AF n GPIO and AFL25MHz 25MHz controller MACTXCLK (25 MHz or 2.5 MHz) or 2.5 MHz 50 MHz Sync divider 2 for 100 Mb/sh 1. RMI(1) /20 for 10 Mb/s MIl RX CLK as AF 25 MHz or 2.5 MHz)PGPIO and AF25MHzor25MHz 25 MHz MACRXCLKR) or 2.5 MHz RMll REF CK as AF口 controller (50 MHz) EMIL HCLK must be greater than 25 MHz a15650 1.The MII/RMll selection is controlled through bit 23, MIl_RMll_SEL, in the AFIO_MAPR register 1.6以太网功能描述:MAC8023 MAC子层执行下面的数据链路控制相关的功能步骤 数据封装(传送和接收): Framing( frame boundary delimitation, frame synchronization)(边界划界, 帧同步) 寻址(处理源地址和目的地址) 错误检查 2.介质访问管理 Medium allocation( collision avoidance)介质分配(冲突避免) 亮争解析(冲突处理) MAC子层有两种基木操作模式 1.半双工模式:工作站使用 CSMA/CD算法争夺物理介质的使用。 2.全双工模式:同冋步传输和接收,当所以以下情形满足的时候没有竞争解(不用 CSMA/CD 算法) 【实例截图】
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