实例介绍
【实例简介】
软件工具vivado2017.4，DDR3 IP core 仿真代码。非常适合新手学习使用。里面是本人亲自写的，亲测可综合可仿真。 可以参考我的博客https://blog.csdn.net/qq_22168673/article/details/90053055，里面有详细的介绍。
【实例截图】
【核心代码】
ddr3_test3_2019.5
└── ddr3_test3
├── ddr3_test3.cache
│ ├── ip
│ │ └── 2017.4
│ │ ├── de1964c565f5de28
│ │ │ ├── ddr3_mig.dcp
│ │ │ ├── ddr3_mig_sim_netlist.v
│ │ │ ├── ddr3_mig_sim_netlist.vhdl
│ │ │ ├── ddr3_mig_stub.v
│ │ │ ├── ddr3_mig_stub.vhdl
│ │ │ └── de1964c565f5de28.xci
│ │ └── de1964c565f5de28.logs
│ │ └── runme.log
│ └── wt
│ ├── gui_handlers.wdf
│ ├── java_command_handlers.wdf
│ ├── project.wpc
│ ├── synthesis.wdf
│ ├── webtalk_pa.xml
│ └── xsim.wdf
├── ddr3_test3.hw
│ └── ddr3_test3.lpr
├── ddr3_test3.ip_user_files
│ ├── ip
│ │ └── ddr3_mig
│ │ ├── ddr3_mig_stub.v
│ │ ├── ddr3_mig_stub.vhdl
│ │ └── ddr3_mig.veo
│ ├── mem_init_files
│ │ └── mig_a.prj
│ ├── README.txt
│ └── sim_scripts
│ └── ddr3_mig
│ ├── activehdl
│ │ ├── compile.do
│ │ ├── ddr3_mig.sh
│ │ ├── ddr3_mig.udo
│ │ ├── file_info.txt
│ │ ├── glbl.v
│ │ ├── mig_a.prj
│ │ ├── README.txt
│ │ ├── simulate.do
│ │ └── wave.do
│ ├── ies
│ │ ├── ddr3_mig.sh
│ │ ├── file_info.txt
│ │ ├── glbl.v
│ │ ├── mig_a.prj
│ │ ├── README.txt
│ │ └── run.f
│ ├── modelsim
│ │ ├── compile.do
│ │ ├── ddr3_mig.sh
│ │ ├── ddr3_mig.udo
│ │ ├── file_info.txt
│ │ ├── glbl.v
│ │ ├── mig_a.prj
│ │ ├── README.txt
│ │ ├── simulate.do
│ │ └── wave.do
│ ├── questa
│ │ ├── compile.do
│ │ ├── ddr3_mig.sh
│ │ ├── ddr3_mig.udo
│ │ ├── elaborate.do
│ │ ├── file_info.txt
│ │ ├── glbl.v
│ │ ├── mig_a.prj
│ │ ├── README.txt
│ │ ├── simulate.do
│ │ └── wave.do
│ ├── README.txt
│ ├── riviera
│ │ ├── compile.do
│ │ ├── ddr3_mig.sh
│ │ ├── ddr3_mig.udo
│ │ ├── file_info.txt
│ │ ├── glbl.v
│ │ ├── mig_a.prj
│ │ ├── README.txt
│ │ ├── simulate.do
│ │ └── wave.do
│ ├── vcs
│ │ ├── ddr3_mig.sh
│ │ ├── file_info.txt
│ │ ├── glbl.v
│ │ ├── mig_a.prj
│ │ ├── README.txt
│ │ └── simulate.do
│ └── xsim
│ ├── cmd.tcl
│ ├── ddr3_mig.sh
│ ├── elab.opt
│ ├── file_info.txt
│ ├── glbl.v
│ ├── mig_a.prj
│ ├── README.txt
│ ├── vlog.prj
│ └── xsim.ini
├── ddr3_test3.runs
│ └── ddr3_mig_synth_1
│ ├── ddr3_mig.dcp
│ ├── ddr3_mig.tcl
│ ├── ddr3_mig_utilization_synth.pb
│ ├── ddr3_mig_utilization_synth.rpt
│ ├── ddr3_mig.vds
│ ├── fsm_encoding.os
│ ├── gen_run.xml
│ ├── htr.txt
│ ├── ISEWrap.js
│ ├── ISEWrap.sh
│ ├── project.wdf
│ ├── rundef.js
│ ├── runme.bat
│ ├── runme.log
│ ├── runme.sh
│ ├── vivado.jou
│ └── vivado.pb
├── ddr3_test3.sim
│ └── sim_1
│ └── behav
│ └── xsim
│ ├── compile.bat
│ ├── compile.log
│ ├── elaborate.bat
│ ├── elaborate.log
│ ├── glbl.v
│ ├── simulate.bat
│ ├── simulate.log
│ ├── testbench_behav.wdb
│ ├── testbench.tcl
│ ├── testbench_vlog.prj
│ ├── webtalk_23528.backup.jou
│ ├── webtalk_23528.backup.log
│ ├── webtalk.jou
│ ├── webtalk.log
│ ├── xelab.pb
│ ├── xsim.dir
│ │ ├── testbench_behav
│ │ │ ├── Compile_Options.txt
│ │ │ ├── obj
│ │ │ │ ├── xsim_0.win64.obj
│ │ │ │ ├── xsim_10.win64.obj
│ │ │ │ ├── xsim_11.win64.obj
│ │ │ │ ├── xsim_12.win64.obj
│ │ │ │ ├── xsim_13.win64.obj
│ │ │ │ ├── xsim_14.win64.obj
│ │ │ │ ├── xsim_15.c
│ │ │ │ ├── xsim_15.win64.obj
│ │ │ │ ├── xsim_1.win64.obj
│ │ │ │ ├── xsim_2.win64.obj
│ │ │ │ ├── xsim_3.win64.obj
│ │ │ │ ├── xsim_4.win64.obj
│ │ │ │ ├── xsim_5.win64.obj
│ │ │ │ ├── xsim_6.win64.obj
│ │ │ │ ├── xsim_7.win64.obj
│ │ │ │ ├── xsim_8.win64.obj
│ │ │ │ └── xsim_9.win64.obj
│ │ │ ├── TempBreakPointFile.txt
│ │ │ ├── webtalk
│ │ │ │ ├── usage_statistics_ext_xsim.html
│ │ │ │ ├── usage_statistics_ext_xsim.wdm
│ │ │ │ ├── usage_statistics_ext_xsim.xml
│ │ │ │ └── xsim_webtalk.tcl
│ │ │ ├── xsimcrash.log
│ │ │ ├── xsim.dbg
│ │ │ ├── xsimkernel.log
│ │ │ ├── xsimk.exe
│ │ │ ├── xsim.mem
│ │ │ ├── xsim.reloc
│ │ │ ├── xsim.rlx
│ │ │ ├── xsim.rtti
│ │ │ ├── xsimSettings.ini
│ │ │ ├── xsim.svtype
│ │ │ ├── xsim.type
│ │ │ └── xsim.xdbg
│ │ ├── xil_defaultlib
│ │ │ ├── ddr3_mig_mig.sdb
│ │ │ ├── ddr3_mig.sdb
│ │ │ ├── ddr3_model.sdb
│ │ │ ├── glbl.sdb
│ │ │ ├── mig_7series_v4_0_arb_mux.sdb
│ │ │ ├── mig_7series_v4_0_arb_row_col.sdb
│ │ │ ├── mig_7series_v4_0_arb_select.sdb
│ │ │ ├── mig_7series_v4_0_bank_cntrl.sdb
│ │ │ ├── mig_7series_v4_0_bank_common.sdb
│ │ │ ├── mig_7series_v4_0_bank_compare.sdb
│ │ │ ├── mig_7series_v4_0_bank_mach.sdb
│ │ │ ├── mig_7series_v4_0_bank_queue.sdb
│ │ │ ├── mig_7series_v4_0_bank_state.sdb
│ │ │ ├── mig_7series_v4_0_clk_ibuf.sdb
│ │ │ ├── mig_7series_v4_0_col_mach.sdb
│ │ │ ├── mig_7series_v4_0_ddr_byte_group_io.sdb
│ │ │ ├── mig_7series_v4_0_ddr_byte_lane.sdb
│ │ │ ├── mig_7series_v4_0_ddr_calib_top.sdb
│ │ │ ├── mig_7series_v4_0_ddr_if_post_fifo.sdb
│ │ │ ├── mig_7series_v4_0_ddr_mc_phy.sdb
│ │ │ ├── mig_7series_v4_0_ddr_mc_phy_wrapper.sdb
│ │ │ ├── mig_7series_v4_0_ddr_of_pre_fifo.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_4lanes.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_ck_addr_cmd_delay.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_dqs_found_cal_hr.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_dqs_found_cal.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_init.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_cntlr.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_data.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_edge.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_lim.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_mux.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_po_cntlr.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_samp.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_oclkdelay_cal.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_prbs_rdlvl.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_rdlvl.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_tempmon.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_top.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_wrcal.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_wrlvl_off_delay.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_wrlvl.sdb
│ │ │ ├── mig_7series_v4_0_ddr_prbs_gen.sdb
│ │ │ ├── mig_7series_v4_0_ddr_skip_calib_tap.sdb
│ │ │ ├── mig_7series_v4_0_ecc_buf.sdb
│ │ │ ├── mig_7series_v4_0_ecc_dec_fix.sdb
│ │ │ ├── mig_7series_v4_0_ecc_gen.sdb
│ │ │ ├── mig_7series_v4_0_ecc_merge_enc.sdb
│ │ │ ├── mig_7series_v4_0_fi_xor.sdb
│ │ │ ├── mig_7series_v4_0_infrastructure.sdb
│ │ │ ├── mig_7series_v4_0_iodelay_ctrl.sdb
│ │ │ ├── mig_7series_v4_0_mc.sdb
│ │ │ ├── mig_7series_v4_0_memc_ui_top_std.sdb
│ │ │ ├── mig_7series_v4_0_mem_intfc.sdb
│ │ │ ├── mig_7series_v4_0_poc_cc.sdb
│ │ │ ├── mig_7series_v4_0_poc_edge_store.sdb
│ │ │ ├── mig_7series_v4_0_poc_meta.sdb
│ │ │ ├── mig_7series_v4_0_poc_pd.sdb
│ │ │ ├── mig_7series_v4_0_poc_tap_base.sdb
│ │ │ ├── mig_7series_v4_0_poc_top.sdb
│ │ │ ├── mig_7series_v4_0_rank_cntrl.sdb
│ │ │ ├── mig_7series_v4_0_rank_common.sdb
│ │ │ ├── mig_7series_v4_0_rank_mach.sdb
│ │ │ ├── mig_7series_v4_0_round_robin_arb.sdb
│ │ │ ├── mig_7series_v4_0_tempmon.sdb
│ │ │ ├── mig_7series_v4_0_ui_cmd.sdb
│ │ │ ├── mig_7series_v4_0_ui_rd_data.sdb
│ │ │ ├── mig_7series_v4_0_ui_top.sdb
│ │ │ ├── mig_7series_v4_0_ui_wr_data.sdb
│ │ │ ├── testbench.sdb
│ │ │ ├── top.sdb
│ │ │ ├── @w@r_@r@d_@c@t@r@l.sdb
│ │ │ └── xil_defaultlib.rlx
│ │ └── xsim.svtype
│ ├── xsim.ini
│ ├── xsim.ini.bak
│ ├── xvlog.log
│ └── xvlog.pb
├── ddr3_test3.srcs
│ ├── sim_1
│ │ ├── imports
│ │ │ └── sim
│ │ │ ├── ddr3_model_parameters.vh
│ │ │ └── ddr3_model.sv
│ │ └── new
│ │ └── testbench.v
│ └── sources_1
│ ├── imports
│ │ └── new
│ │ └── WR_RD_CTRL.v
│ ├── ip
│ │ └── ddr3_mig
│ │ ├── ddr3_mig
│ │ │ ├── datasheet.txt
│ │ │ ├── docs
│ │ │ │ └── phy_only_support_readme.txt
│ │ │ ├── example_design
│ │ │ │ ├── log.txt
│ │ │ │ ├── par
│ │ │ │ │ ├── example_top.xdc
│ │ │ │ │ └── readme.txt
│ │ │ │ ├── rtl
│ │ │ │ │ ├── example_top.v
│ │ │ │ │ └── traffic_gen
│ │ │ │ │ ├── mig_7series_v4_0_afifo.v
│ │ │ │ │ ├── mig_7series_v4_0_cmd_gen.v
│ │ │ │ │ ├── mig_7series_v4_0_cmd_prbs_gen.v
│ │ │ │ │ ├── mig_7series_v4_0_data_prbs_gen.v
│ │ │ │ │ ├── mig_7series_v4_0_init_mem_pattern_ctr.v
│ │ │ │ │ ├── mig_7series_v4_0_memc_flow_vcontrol.v
│ │ │ │ │ ├── mig_7series_v4_0_memc_traffic_gen.v
│ │ │ │ │ ├── mig_7series_v4_0_rd_data_gen.v
│ │ │ │ │ ├── mig_7series_v4_0_read_data_path.v
│ │ │ │ │ ├── mig_7series_v4_0_read_posted_fifo.v
│ │ │ │ │ ├── mig_7series_v4_0_s7ven_data_gen.v
│ │ │ │ │ ├── mig_7series_v4_0_tg_prbs_gen.v
│ │ │ │ │ ├── mig_7series_v4_0_tg_status.v
│ │ │ │ │ ├── mig_7series_v4_0_traffic_gen_top.v
│ │ │ │ │ ├── mig_7series_v4_0_vio_init_pattern_bram.v
│ │ │ │ │ ├── mig_7series_v4_0_wr_data_gen.v
│ │ │ │ │ └── mig_7series_v4_0_write_data_path.v
│ │ │ │ └── sim
│ │ │ │ ├── ddr3_model_parameters.vh
│ │ │ │ ├── ddr3_model.sv
│ │ │ │ ├── ies_run.sh
│ │ │ │ ├── readme.txt
│ │ │ │ ├── sim.do
│ │ │ │ ├── sim_tb_top.v
│ │ │ │ ├── vcs_run.sh
│ │ │ │ ├── wiredly.v
│ │ │ │ ├── xsim_files.prj
│ │ │ │ ├── xsim_options.tcl
│ │ │ │ └── xsim_run.bat
│ │ │ ├── mig.prj
│ │ │ └── user_design
│ │ │ ├── constraints
│ │ │ │ ├── ddr3_mig_ooc.xdc
│ │ │ │ └── ddr3_mig.xdc
│ │ │ ├── log.txt
│ │ │ └── rtl
│ │ │ ├── clocking
│ │ │ │ ├── mig_7series_v4_0_clk_ibuf.v
│ │ │ │ ├── mig_7series_v4_0_infrastructure.v
│ │ │ │ ├── mig_7series_v4_0_iodelay_ctrl.v
│ │ │ │ └── mig_7series_v4_0_tempmon.v
│ │ │ ├── controller
│ │ │ │ ├── mig_7series_v4_0_arb_mux.v
│ │ │ │ ├── mig_7series_v4_0_arb_row_col.v
│ │ │ │ ├── mig_7series_v4_0_arb_select.v
│ │ │ │ ├── mig_7series_v4_0_bank_cntrl.v
│ │ │ │ ├── mig_7series_v4_0_bank_common.v
│ │ │ │ ├── mig_7series_v4_0_bank_compare.v
│ │ │ │ ├── mig_7series_v4_0_bank_mach.v
│ │ │ │ ├── mig_7series_v4_0_bank_queue.v
│ │ │ │ ├── mig_7series_v4_0_bank_state.v
│ │ │ │ ├── mig_7series_v4_0_col_mach.v
│ │ │ │ ├── mig_7series_v4_0_mc.v
│ │ │ │ ├── mig_7series_v4_0_rank_cntrl.v
│ │ │ │ ├── mig_7series_v4_0_rank_common.v
│ │ │ │ ├── mig_7series_v4_0_rank_mach.v
│ │ │ │ └── mig_7series_v4_0_round_robin_arb.v
│ │ │ ├── ddr3_mig_mig_sim.v
│ │ │ ├── ddr3_mig_mig.v
│ │ │ ├── ddr3_mig.v
│ │ │ ├── ecc
│ │ │ │ ├── mig_7series_v4_0_ecc_buf.v
│ │ │ │ ├── mig_7series_v4_0_ecc_dec_fix.v
│ │ │ │ ├── mig_7series_v4_0_ecc_gen.v
│ │ │ │ ├── mig_7series_v4_0_ecc_merge_enc.v
│ │ │ │ └── mig_7series_v4_0_fi_xor.v
│ │ │ ├── ip_top
│ │ │ │ ├── mig_7series_v4_0_memc_ui_top_std.v
│ │ │ │ └── mig_7series_v4_0_mem_intfc.v
│ │ │ ├── phy
│ │ │ │ ├── mig_7series_v4_0_ddr_byte_group_io.v
│ │ │ │ ├── mig_7series_v4_0_ddr_byte_lane.v
│ │ │ │ ├── mig_7series_v4_0_ddr_calib_top.v
│ │ │ │ ├── mig_7series_v4_0_ddr_if_post_fifo.v
│ │ │ │ ├── mig_7series_v4_0_ddr_mc_phy.v
│ │ │ │ ├── mig_7series_v4_0_ddr_mc_phy_wrapper.v
│ │ │ │ ├── mig_7series_v4_0_ddr_of_pre_fifo.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_4lanes.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_ck_addr_cmd_delay.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_dqs_found_cal_hr.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_dqs_found_cal.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_init.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_cntlr.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_data.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_edge.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_lim.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_mux.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_po_cntlr.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_samp.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_oclkdelay_cal.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_prbs_rdlvl.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_rdlvl.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_tempmon.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_top.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_wrcal.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_wrlvl_off_delay.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_wrlvl.v
│ │ │ │ ├── mig_7series_v4_0_ddr_prbs_gen.v
│ │ │ │ ├── mig_7series_v4_0_ddr_skip_calib_tap.v
│ │ │ │ ├── mig_7series_v4_0_poc_cc.v
│ │ │ │ ├── mig_7series_v4_0_poc_edge_store.v
│ │ │ │ ├── mig_7series_v4_0_poc_meta.v
│ │ │ │ ├── mig_7series_v4_0_poc_pd.v
│ │ │ │ ├── mig_7series_v4_0_poc_tap_base.v
│ │ │ │ └── mig_7series_v4_0_poc_top.v
│ │ │ └── ui
│ │ │ ├── mig_7series_v4_0_ui_cmd.v
│ │ │ ├── mig_7series_v4_0_ui_rd_data.v
│ │ │ ├── mig_7series_v4_0_ui_top.v
│ │ │ └── mig_7series_v4_0_ui_wr_data.v
│ │ ├── ddr3_mig.dcp
│ │ ├── ddr3_mig_sim_netlist.v
│ │ ├── ddr3_mig_sim_netlist.vhdl
│ │ ├── ddr3_mig_stub.v
│ │ ├── ddr3_mig_stub.vhdl
│ │ ├── ddr3_mig.veo
│ │ ├── ddr3_mig.xci
│ │ ├── ddr3_mig_xmdf.tcl
│ │ ├── ddr3_mig.xml
│ │ ├── doc
│ │ │ └── mig_7series_v4_0_changelog.txt
│ │ ├── mig_a.prj
│ │ ├── tcl.log
│ │ ├── xil_txt.in
│ │ └── xil_txt.out
│ └── new
│ ├── top.v
│ └── WR_RD_CTRL.v
├── ddr3_test3.xpr
├── testbench_behav.wcfg
├── vivado_1372.backup.jou
├── vivado_1372.backup.log
├── vivado.jou
└── vivado.log
60 directories, 355 files
软件工具vivado2017.4，DDR3 IP core 仿真代码。非常适合新手学习使用。里面是本人亲自写的，亲测可综合可仿真。 可以参考我的博客https://blog.csdn.net/qq_22168673/article/details/90053055，里面有详细的介绍。
【实例截图】
【核心代码】
ddr3_test3_2019.5
└── ddr3_test3
├── ddr3_test3.cache
│ ├── ip
│ │ └── 2017.4
│ │ ├── de1964c565f5de28
│ │ │ ├── ddr3_mig.dcp
│ │ │ ├── ddr3_mig_sim_netlist.v
│ │ │ ├── ddr3_mig_sim_netlist.vhdl
│ │ │ ├── ddr3_mig_stub.v
│ │ │ ├── ddr3_mig_stub.vhdl
│ │ │ └── de1964c565f5de28.xci
│ │ └── de1964c565f5de28.logs
│ │ └── runme.log
│ └── wt
│ ├── gui_handlers.wdf
│ ├── java_command_handlers.wdf
│ ├── project.wpc
│ ├── synthesis.wdf
│ ├── webtalk_pa.xml
│ └── xsim.wdf
├── ddr3_test3.hw
│ └── ddr3_test3.lpr
├── ddr3_test3.ip_user_files
│ ├── ip
│ │ └── ddr3_mig
│ │ ├── ddr3_mig_stub.v
│ │ ├── ddr3_mig_stub.vhdl
│ │ └── ddr3_mig.veo
│ ├── mem_init_files
│ │ └── mig_a.prj
│ ├── README.txt
│ └── sim_scripts
│ └── ddr3_mig
│ ├── activehdl
│ │ ├── compile.do
│ │ ├── ddr3_mig.sh
│ │ ├── ddr3_mig.udo
│ │ ├── file_info.txt
│ │ ├── glbl.v
│ │ ├── mig_a.prj
│ │ ├── README.txt
│ │ ├── simulate.do
│ │ └── wave.do
│ ├── ies
│ │ ├── ddr3_mig.sh
│ │ ├── file_info.txt
│ │ ├── glbl.v
│ │ ├── mig_a.prj
│ │ ├── README.txt
│ │ └── run.f
│ ├── modelsim
│ │ ├── compile.do
│ │ ├── ddr3_mig.sh
│ │ ├── ddr3_mig.udo
│ │ ├── file_info.txt
│ │ ├── glbl.v
│ │ ├── mig_a.prj
│ │ ├── README.txt
│ │ ├── simulate.do
│ │ └── wave.do
│ ├── questa
│ │ ├── compile.do
│ │ ├── ddr3_mig.sh
│ │ ├── ddr3_mig.udo
│ │ ├── elaborate.do
│ │ ├── file_info.txt
│ │ ├── glbl.v
│ │ ├── mig_a.prj
│ │ ├── README.txt
│ │ ├── simulate.do
│ │ └── wave.do
│ ├── README.txt
│ ├── riviera
│ │ ├── compile.do
│ │ ├── ddr3_mig.sh
│ │ ├── ddr3_mig.udo
│ │ ├── file_info.txt
│ │ ├── glbl.v
│ │ ├── mig_a.prj
│ │ ├── README.txt
│ │ ├── simulate.do
│ │ └── wave.do
│ ├── vcs
│ │ ├── ddr3_mig.sh
│ │ ├── file_info.txt
│ │ ├── glbl.v
│ │ ├── mig_a.prj
│ │ ├── README.txt
│ │ └── simulate.do
│ └── xsim
│ ├── cmd.tcl
│ ├── ddr3_mig.sh
│ ├── elab.opt
│ ├── file_info.txt
│ ├── glbl.v
│ ├── mig_a.prj
│ ├── README.txt
│ ├── vlog.prj
│ └── xsim.ini
├── ddr3_test3.runs
│ └── ddr3_mig_synth_1
│ ├── ddr3_mig.dcp
│ ├── ddr3_mig.tcl
│ ├── ddr3_mig_utilization_synth.pb
│ ├── ddr3_mig_utilization_synth.rpt
│ ├── ddr3_mig.vds
│ ├── fsm_encoding.os
│ ├── gen_run.xml
│ ├── htr.txt
│ ├── ISEWrap.js
│ ├── ISEWrap.sh
│ ├── project.wdf
│ ├── rundef.js
│ ├── runme.bat
│ ├── runme.log
│ ├── runme.sh
│ ├── vivado.jou
│ └── vivado.pb
├── ddr3_test3.sim
│ └── sim_1
│ └── behav
│ └── xsim
│ ├── compile.bat
│ ├── compile.log
│ ├── elaborate.bat
│ ├── elaborate.log
│ ├── glbl.v
│ ├── simulate.bat
│ ├── simulate.log
│ ├── testbench_behav.wdb
│ ├── testbench.tcl
│ ├── testbench_vlog.prj
│ ├── webtalk_23528.backup.jou
│ ├── webtalk_23528.backup.log
│ ├── webtalk.jou
│ ├── webtalk.log
│ ├── xelab.pb
│ ├── xsim.dir
│ │ ├── testbench_behav
│ │ │ ├── Compile_Options.txt
│ │ │ ├── obj
│ │ │ │ ├── xsim_0.win64.obj
│ │ │ │ ├── xsim_10.win64.obj
│ │ │ │ ├── xsim_11.win64.obj
│ │ │ │ ├── xsim_12.win64.obj
│ │ │ │ ├── xsim_13.win64.obj
│ │ │ │ ├── xsim_14.win64.obj
│ │ │ │ ├── xsim_15.c
│ │ │ │ ├── xsim_15.win64.obj
│ │ │ │ ├── xsim_1.win64.obj
│ │ │ │ ├── xsim_2.win64.obj
│ │ │ │ ├── xsim_3.win64.obj
│ │ │ │ ├── xsim_4.win64.obj
│ │ │ │ ├── xsim_5.win64.obj
│ │ │ │ ├── xsim_6.win64.obj
│ │ │ │ ├── xsim_7.win64.obj
│ │ │ │ ├── xsim_8.win64.obj
│ │ │ │ └── xsim_9.win64.obj
│ │ │ ├── TempBreakPointFile.txt
│ │ │ ├── webtalk
│ │ │ │ ├── usage_statistics_ext_xsim.html
│ │ │ │ ├── usage_statistics_ext_xsim.wdm
│ │ │ │ ├── usage_statistics_ext_xsim.xml
│ │ │ │ └── xsim_webtalk.tcl
│ │ │ ├── xsimcrash.log
│ │ │ ├── xsim.dbg
│ │ │ ├── xsimkernel.log
│ │ │ ├── xsimk.exe
│ │ │ ├── xsim.mem
│ │ │ ├── xsim.reloc
│ │ │ ├── xsim.rlx
│ │ │ ├── xsim.rtti
│ │ │ ├── xsimSettings.ini
│ │ │ ├── xsim.svtype
│ │ │ ├── xsim.type
│ │ │ └── xsim.xdbg
│ │ ├── xil_defaultlib
│ │ │ ├── ddr3_mig_mig.sdb
│ │ │ ├── ddr3_mig.sdb
│ │ │ ├── ddr3_model.sdb
│ │ │ ├── glbl.sdb
│ │ │ ├── mig_7series_v4_0_arb_mux.sdb
│ │ │ ├── mig_7series_v4_0_arb_row_col.sdb
│ │ │ ├── mig_7series_v4_0_arb_select.sdb
│ │ │ ├── mig_7series_v4_0_bank_cntrl.sdb
│ │ │ ├── mig_7series_v4_0_bank_common.sdb
│ │ │ ├── mig_7series_v4_0_bank_compare.sdb
│ │ │ ├── mig_7series_v4_0_bank_mach.sdb
│ │ │ ├── mig_7series_v4_0_bank_queue.sdb
│ │ │ ├── mig_7series_v4_0_bank_state.sdb
│ │ │ ├── mig_7series_v4_0_clk_ibuf.sdb
│ │ │ ├── mig_7series_v4_0_col_mach.sdb
│ │ │ ├── mig_7series_v4_0_ddr_byte_group_io.sdb
│ │ │ ├── mig_7series_v4_0_ddr_byte_lane.sdb
│ │ │ ├── mig_7series_v4_0_ddr_calib_top.sdb
│ │ │ ├── mig_7series_v4_0_ddr_if_post_fifo.sdb
│ │ │ ├── mig_7series_v4_0_ddr_mc_phy.sdb
│ │ │ ├── mig_7series_v4_0_ddr_mc_phy_wrapper.sdb
│ │ │ ├── mig_7series_v4_0_ddr_of_pre_fifo.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_4lanes.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_ck_addr_cmd_delay.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_dqs_found_cal_hr.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_dqs_found_cal.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_init.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_cntlr.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_data.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_edge.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_lim.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_mux.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_po_cntlr.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_samp.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_oclkdelay_cal.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_prbs_rdlvl.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_rdlvl.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_tempmon.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_top.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_wrcal.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_wrlvl_off_delay.sdb
│ │ │ ├── mig_7series_v4_0_ddr_phy_wrlvl.sdb
│ │ │ ├── mig_7series_v4_0_ddr_prbs_gen.sdb
│ │ │ ├── mig_7series_v4_0_ddr_skip_calib_tap.sdb
│ │ │ ├── mig_7series_v4_0_ecc_buf.sdb
│ │ │ ├── mig_7series_v4_0_ecc_dec_fix.sdb
│ │ │ ├── mig_7series_v4_0_ecc_gen.sdb
│ │ │ ├── mig_7series_v4_0_ecc_merge_enc.sdb
│ │ │ ├── mig_7series_v4_0_fi_xor.sdb
│ │ │ ├── mig_7series_v4_0_infrastructure.sdb
│ │ │ ├── mig_7series_v4_0_iodelay_ctrl.sdb
│ │ │ ├── mig_7series_v4_0_mc.sdb
│ │ │ ├── mig_7series_v4_0_memc_ui_top_std.sdb
│ │ │ ├── mig_7series_v4_0_mem_intfc.sdb
│ │ │ ├── mig_7series_v4_0_poc_cc.sdb
│ │ │ ├── mig_7series_v4_0_poc_edge_store.sdb
│ │ │ ├── mig_7series_v4_0_poc_meta.sdb
│ │ │ ├── mig_7series_v4_0_poc_pd.sdb
│ │ │ ├── mig_7series_v4_0_poc_tap_base.sdb
│ │ │ ├── mig_7series_v4_0_poc_top.sdb
│ │ │ ├── mig_7series_v4_0_rank_cntrl.sdb
│ │ │ ├── mig_7series_v4_0_rank_common.sdb
│ │ │ ├── mig_7series_v4_0_rank_mach.sdb
│ │ │ ├── mig_7series_v4_0_round_robin_arb.sdb
│ │ │ ├── mig_7series_v4_0_tempmon.sdb
│ │ │ ├── mig_7series_v4_0_ui_cmd.sdb
│ │ │ ├── mig_7series_v4_0_ui_rd_data.sdb
│ │ │ ├── mig_7series_v4_0_ui_top.sdb
│ │ │ ├── mig_7series_v4_0_ui_wr_data.sdb
│ │ │ ├── testbench.sdb
│ │ │ ├── top.sdb
│ │ │ ├── @w@r_@r@d_@c@t@r@l.sdb
│ │ │ └── xil_defaultlib.rlx
│ │ └── xsim.svtype
│ ├── xsim.ini
│ ├── xsim.ini.bak
│ ├── xvlog.log
│ └── xvlog.pb
├── ddr3_test3.srcs
│ ├── sim_1
│ │ ├── imports
│ │ │ └── sim
│ │ │ ├── ddr3_model_parameters.vh
│ │ │ └── ddr3_model.sv
│ │ └── new
│ │ └── testbench.v
│ └── sources_1
│ ├── imports
│ │ └── new
│ │ └── WR_RD_CTRL.v
│ ├── ip
│ │ └── ddr3_mig
│ │ ├── ddr3_mig
│ │ │ ├── datasheet.txt
│ │ │ ├── docs
│ │ │ │ └── phy_only_support_readme.txt
│ │ │ ├── example_design
│ │ │ │ ├── log.txt
│ │ │ │ ├── par
│ │ │ │ │ ├── example_top.xdc
│ │ │ │ │ └── readme.txt
│ │ │ │ ├── rtl
│ │ │ │ │ ├── example_top.v
│ │ │ │ │ └── traffic_gen
│ │ │ │ │ ├── mig_7series_v4_0_afifo.v
│ │ │ │ │ ├── mig_7series_v4_0_cmd_gen.v
│ │ │ │ │ ├── mig_7series_v4_0_cmd_prbs_gen.v
│ │ │ │ │ ├── mig_7series_v4_0_data_prbs_gen.v
│ │ │ │ │ ├── mig_7series_v4_0_init_mem_pattern_ctr.v
│ │ │ │ │ ├── mig_7series_v4_0_memc_flow_vcontrol.v
│ │ │ │ │ ├── mig_7series_v4_0_memc_traffic_gen.v
│ │ │ │ │ ├── mig_7series_v4_0_rd_data_gen.v
│ │ │ │ │ ├── mig_7series_v4_0_read_data_path.v
│ │ │ │ │ ├── mig_7series_v4_0_read_posted_fifo.v
│ │ │ │ │ ├── mig_7series_v4_0_s7ven_data_gen.v
│ │ │ │ │ ├── mig_7series_v4_0_tg_prbs_gen.v
│ │ │ │ │ ├── mig_7series_v4_0_tg_status.v
│ │ │ │ │ ├── mig_7series_v4_0_traffic_gen_top.v
│ │ │ │ │ ├── mig_7series_v4_0_vio_init_pattern_bram.v
│ │ │ │ │ ├── mig_7series_v4_0_wr_data_gen.v
│ │ │ │ │ └── mig_7series_v4_0_write_data_path.v
│ │ │ │ └── sim
│ │ │ │ ├── ddr3_model_parameters.vh
│ │ │ │ ├── ddr3_model.sv
│ │ │ │ ├── ies_run.sh
│ │ │ │ ├── readme.txt
│ │ │ │ ├── sim.do
│ │ │ │ ├── sim_tb_top.v
│ │ │ │ ├── vcs_run.sh
│ │ │ │ ├── wiredly.v
│ │ │ │ ├── xsim_files.prj
│ │ │ │ ├── xsim_options.tcl
│ │ │ │ └── xsim_run.bat
│ │ │ ├── mig.prj
│ │ │ └── user_design
│ │ │ ├── constraints
│ │ │ │ ├── ddr3_mig_ooc.xdc
│ │ │ │ └── ddr3_mig.xdc
│ │ │ ├── log.txt
│ │ │ └── rtl
│ │ │ ├── clocking
│ │ │ │ ├── mig_7series_v4_0_clk_ibuf.v
│ │ │ │ ├── mig_7series_v4_0_infrastructure.v
│ │ │ │ ├── mig_7series_v4_0_iodelay_ctrl.v
│ │ │ │ └── mig_7series_v4_0_tempmon.v
│ │ │ ├── controller
│ │ │ │ ├── mig_7series_v4_0_arb_mux.v
│ │ │ │ ├── mig_7series_v4_0_arb_row_col.v
│ │ │ │ ├── mig_7series_v4_0_arb_select.v
│ │ │ │ ├── mig_7series_v4_0_bank_cntrl.v
│ │ │ │ ├── mig_7series_v4_0_bank_common.v
│ │ │ │ ├── mig_7series_v4_0_bank_compare.v
│ │ │ │ ├── mig_7series_v4_0_bank_mach.v
│ │ │ │ ├── mig_7series_v4_0_bank_queue.v
│ │ │ │ ├── mig_7series_v4_0_bank_state.v
│ │ │ │ ├── mig_7series_v4_0_col_mach.v
│ │ │ │ ├── mig_7series_v4_0_mc.v
│ │ │ │ ├── mig_7series_v4_0_rank_cntrl.v
│ │ │ │ ├── mig_7series_v4_0_rank_common.v
│ │ │ │ ├── mig_7series_v4_0_rank_mach.v
│ │ │ │ └── mig_7series_v4_0_round_robin_arb.v
│ │ │ ├── ddr3_mig_mig_sim.v
│ │ │ ├── ddr3_mig_mig.v
│ │ │ ├── ddr3_mig.v
│ │ │ ├── ecc
│ │ │ │ ├── mig_7series_v4_0_ecc_buf.v
│ │ │ │ ├── mig_7series_v4_0_ecc_dec_fix.v
│ │ │ │ ├── mig_7series_v4_0_ecc_gen.v
│ │ │ │ ├── mig_7series_v4_0_ecc_merge_enc.v
│ │ │ │ └── mig_7series_v4_0_fi_xor.v
│ │ │ ├── ip_top
│ │ │ │ ├── mig_7series_v4_0_memc_ui_top_std.v
│ │ │ │ └── mig_7series_v4_0_mem_intfc.v
│ │ │ ├── phy
│ │ │ │ ├── mig_7series_v4_0_ddr_byte_group_io.v
│ │ │ │ ├── mig_7series_v4_0_ddr_byte_lane.v
│ │ │ │ ├── mig_7series_v4_0_ddr_calib_top.v
│ │ │ │ ├── mig_7series_v4_0_ddr_if_post_fifo.v
│ │ │ │ ├── mig_7series_v4_0_ddr_mc_phy.v
│ │ │ │ ├── mig_7series_v4_0_ddr_mc_phy_wrapper.v
│ │ │ │ ├── mig_7series_v4_0_ddr_of_pre_fifo.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_4lanes.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_ck_addr_cmd_delay.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_dqs_found_cal_hr.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_dqs_found_cal.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_init.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_cntlr.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_data.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_edge.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_lim.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_mux.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_po_cntlr.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_ocd_samp.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_oclkdelay_cal.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_prbs_rdlvl.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_rdlvl.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_tempmon.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_top.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_wrcal.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_wrlvl_off_delay.v
│ │ │ │ ├── mig_7series_v4_0_ddr_phy_wrlvl.v
│ │ │ │ ├── mig_7series_v4_0_ddr_prbs_gen.v
│ │ │ │ ├── mig_7series_v4_0_ddr_skip_calib_tap.v
│ │ │ │ ├── mig_7series_v4_0_poc_cc.v
│ │ │ │ ├── mig_7series_v4_0_poc_edge_store.v
│ │ │ │ ├── mig_7series_v4_0_poc_meta.v
│ │ │ │ ├── mig_7series_v4_0_poc_pd.v
│ │ │ │ ├── mig_7series_v4_0_poc_tap_base.v
│ │ │ │ └── mig_7series_v4_0_poc_top.v
│ │ │ └── ui
│ │ │ ├── mig_7series_v4_0_ui_cmd.v
│ │ │ ├── mig_7series_v4_0_ui_rd_data.v
│ │ │ ├── mig_7series_v4_0_ui_top.v
│ │ │ └── mig_7series_v4_0_ui_wr_data.v
│ │ ├── ddr3_mig.dcp
│ │ ├── ddr3_mig_sim_netlist.v
│ │ ├── ddr3_mig_sim_netlist.vhdl
│ │ ├── ddr3_mig_stub.v
│ │ ├── ddr3_mig_stub.vhdl
│ │ ├── ddr3_mig.veo
│ │ ├── ddr3_mig.xci
│ │ ├── ddr3_mig_xmdf.tcl
│ │ ├── ddr3_mig.xml
│ │ ├── doc
│ │ │ └── mig_7series_v4_0_changelog.txt
│ │ ├── mig_a.prj
│ │ ├── tcl.log
│ │ ├── xil_txt.in
│ │ └── xil_txt.out
│ └── new
│ ├── top.v
│ └── WR_RD_CTRL.v
├── ddr3_test3.xpr
├── testbench_behav.wcfg
├── vivado_1372.backup.jou
├── vivado_1372.backup.log
├── vivado.jou
└── vivado.log
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