基于VHDL的简易CPU设计（详细实验报告）

【实例简介】
基于VHDL的简易CPU设计（内附详细实验报告）
【实例截图】
【核心代码】
基于VHDL的简易CPU设计
└── 基于VHDL的简易CPU设计
├── VHDL实现简易CPU
│   ├── acc.vhd
│   ├── acc.vhd.bak
│   ├── acc.vwf
│   ├── addr_mux.vhd
│   ├── addr_mux.vhd.bak
│   ├── addr_mux.vwf
│   ├── alu.vhd
│   ├── alu.vhd.bak
│   ├── alu.vwf
│   ├── clkdiv.vhd
│   ├── clkdiv.vhd.bak
│   ├── clkdiv.vwf
│   ├── clkgen.asm.rpt
│   ├── clkgen_assignment_defaults.qdf
│   ├── clkgen.cdf
│   ├── clkgen_description.txt
│   ├── clkgen.done
│   ├── clkgen.dpf
│   ├── clkgen.dse.rpt
│   ├── clkgen.fit.rpt
│   ├── clkgen.fit.smsg
│   ├── clkgen.fit.summary
│   ├── clkgen.flow.rpt
│   ├── clkgen.map.rpt
│   ├── clkgen.map.summary
│   ├── clkgen.pin
│   ├── clkgen.pof
│   ├── clkgen.qpf
│   ├── clkgen.qsf
│   ├── clkgen.qws
│   ├── clkgen.sim.rpt
│   ├── clkgen.tan.rpt
│   ├── clkgen.tan.summary
│   ├── clkgen.vhd
│   ├── clkgen.vhd.bak
│   ├── clkgen.vwf
│   ├── codeinput.vhd
│   ├── codeinput.vhd.bak
│   ├── codeinput.vwf
│   ├── cpuwholetest.vhd
│   ├── cpuwholetest.vhd.bak
│   ├── cpuwholetest.vwf
│   ├── datactrl.vhd
│   ├── datactrl.vwf
│   ├── db
│   │   ├── clkgen.(0).cnf.cdb
│   │   ├── clkgen.(0).cnf.hdb
│   │   ├── clkgen.(10).cnf.cdb
│   │   ├── clkgen.(10).cnf.hdb
│   │   ├── clkgen.(11).cnf.cdb
│   │   ├── clkgen.(11).cnf.hdb
│   │   ├── clkgen.(12).cnf.cdb
│   │   ├── clkgen.(12).cnf.hdb
│   │   ├── clkgen.(13).cnf.cdb
│   │   ├── clkgen.(13).cnf.hdb
│   │   ├── clkgen.(14).cnf.cdb
│   │   ├── clkgen.(14).cnf.hdb
│   │   ├── clkgen.(15).cnf.cdb
│   │   ├── clkgen.(15).cnf.hdb
│   │   ├── clkgen.(16).cnf.cdb
│   │   ├── clkgen.(16).cnf.hdb
│   │   ├── clkgen.(17).cnf.cdb
│   │   ├── clkgen.(17).cnf.hdb
│   │   ├── clkgen.(18).cnf.cdb
│   │   ├── clkgen.(18).cnf.hdb
│   │   ├── clkgen.(19).cnf.cdb
│   │   ├── clkgen.(19).cnf.hdb
│   │   ├── clkgen.(1).cnf.cdb
│   │   ├── clkgen.(1).cnf.hdb
│   │   ├── clkgen.(20).cnf.cdb
│   │   ├── clkgen.(20).cnf.hdb
│   │   ├── clkgen.(21).cnf.cdb
│   │   ├── clkgen.(21).cnf.hdb
│   │   ├── clkgen.(2).cnf.cdb
│   │   ├── clkgen.(2).cnf.hdb
│   │   ├── clkgen.(3).cnf.cdb
│   │   ├── clkgen.(3).cnf.hdb
│   │   ├── clkgen.(4).cnf.cdb
│   │   ├── clkgen.(4).cnf.hdb
│   │   ├── clkgen.(5).cnf.cdb
│   │   ├── clkgen.(5).cnf.hdb
│   │   ├── clkgen.(6).cnf.cdb
│   │   ├── clkgen.(6).cnf.hdb
│   │   ├── clkgen.(7).cnf.cdb
│   │   ├── clkgen.(7).cnf.hdb
│   │   ├── clkgen.(8).cnf.cdb
│   │   ├── clkgen.(8).cnf.hdb
│   │   ├── clkgen.(9).cnf.cdb
│   │   ├── clkgen.(9).cnf.hdb
│   │   ├── clkgen.asm_labs.ddb
│   │   ├── clkgen.asm.qmsg
│   │   ├── clkgen.cbx.xml
│   │   ├── clkgen.cmp0.ddb
│   │   ├── clkgen.cmp.cdb
│   │   ├── clkgen.cmp.hdb
│   │   ├── clkgen.cmp.logdb
│   │   ├── clkgen.cmp.rdb
│   │   ├── clkgen.cmp.tdb
│   │   ├── clkgen.db_info
│   │   ├── clkgen.eco.cdb
│   │   ├── clkgen.eds_overflow
│   │   ├── clkgen.fit.qmsg
│   │   ├── clkgen.hier_info
│   │   ├── clkgen.hif
│   │   ├── clkgen.map.cdb
│   │   ├── clkgen.map.hdb
│   │   ├── clkgen.map.logdb
│   │   ├── clkgen.map.qmsg
│   │   ├── clkgen.pre_map.cdb
│   │   ├── clkgen.pre_map.hdb
│   │   ├── clkgen.rpp.qmsg
│   │   ├── clkgen.rtlv.hdb
│   │   ├── clkgen.rtlv_sg.cdb
│   │   ├── clkgen.rtlv_sg_swap.cdb
│   │   ├── clkgen.sgate.rvd
│   │   ├── clkgen.sgate_sm.rvd
│   │   ├── clkgen.sgdiff.cdb
│   │   ├── clkgen.sgdiff.hdb
│   │   ├── clkgen.signalprobe.cdb
│   │   ├── clkgen.sim.cvwf
│   │   ├── clkgen.sim.hdb
│   │   ├── clkgen.sim.qmsg
│   │   ├── clkgen.sim.rdb
│   │   ├── clkgen.sld_design_entry_dsc.sci
│   │   ├── clkgen.sld_design_entry.sci
│   │   ├── clkgen.smp_dump.txt
│   │   ├── clkgen.syn_hier_info
│   │   ├── clkgen.tan.qmsg
│   │   ├── clkgen.tis_db_list.ddb
│   │   ├── clkgen.tmw_info
│   │   ├── logic_util_heursitic.dat
│   │   ├── prev_cmp_clkgen.asm.qmsg
│   │   ├── prev_cmp_clkgen.fit.qmsg
│   │   ├── prev_cmp_clkgen.map.qmsg
│   │   ├── prev_cmp_clkgen.qmsg
│   │   ├── prev_cmp_clkgen.sim.qmsg
│   │   ├── prev_cmp_clkgen.tan.qmsg
│   │   └── wed.wsf
│   ├── debounce.vhd
│   ├── debounce.vhd.bak
│   ├── debounce.vwf
│   ├── dse
│   │   ├── 1-result.xml
│   │   ├── 2-result.xml
│   │   ├── 3-result.xml
│   │   ├── 4-result.xml
│   │   ├── 5-result.xml
│   │   ├── 6-result.xml
│   │   ├── 7-result.xml
│   │   ├── 8-result.xml
│   │   ├── 9-result.xml
│   │   ├── base-result.xml
│   │   ├── best.qar
│   │   ├── best.qarlog
│   │   ├── best-result.xml
│   │   └── results.csv
│   ├── enagen.vhd
│   ├── enagen.vwf
│   ├── inbuffer.vhd
│   ├── inbuffer.vhd.bak
│   ├── inbuffer.vwf
│   ├── incremental_db
│   │   ├── compiled_partitions
│   │   │   └── clkgen.root_partition.map.kpt
│   │   └── README
│   ├── inputpc.vhd
│   ├── inputpc.vhd.bak
│   ├── inputpc.vwf
│   ├── ir.vhd
│   ├── ir.vhd.bak
│   ├── ir.vwf
│   ├── mach_ctr.vhd
│   ├── mach_ctr.vhd.bak
│   ├── mach_ctr.vwf
│   ├── outbuffer.vhd
│   ├── outbuffer.vhd.bak
│   ├── outbuffer.vwf
│   ├── pc.vhd
│   ├── pc.vhd.bak
│   ├── pc.vwf
│   ├── ramromadpter.vhd
│   ├── ramromadpter.vhd.bak
│   ├── ramromadpter.vwf
│   ├── ramrom.vhd
│   ├── ramrom.vhd.bak
│   ├── ramrom.vwf
│   ├── readme.txt
│   ├── risc_cpu.vhd
│   ├── risc_cpu.vhd.bak
│   ├── risc_cpu.vwf
│   ├── sopc_builder_log.txt
│   ├── state_contrl.vhd
│   ├── state_contrl.vhd.bak
│   ├── state_contrl.vwf
│   ├── state_machine.vhd
│   ├── state_machine.vhd.bak
│   ├── state_machine.vwf
│   ├── testcontrol_input.vhd
│   ├── testcontrol_input.vhd.bak
│   ├── testcontrol.vhd
│   ├── testcontrol.vhd.bak
│   ├── testcontrol.vwf
│   ├── textcontrol_input.vwf
│   └── undo_redo.txt
└── 数电实验报告.pdf

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