FPGA数字电子系统设计与开发实例导航源代码

【实例截图】

【核心代码】

FPGA数字电子系统设计与开发实例导航

├── Chapter10 Sample
│   ├── eth_clockgen.v
│   ├── eth_cop.v
│   ├── eth_crc.v
│   ├── eth_defines.v
│   ├── eth_fifo.v
│   ├── eth_host.v
│   ├── eth_maccontrol.v
│   ├── eth_macstatus.v
│   ├── eth_memory.v
│   ├── eth_miim.v
│   ├── eth_outputcontrol.v
│   ├── eth_phy.v
│   ├── eth_phy_defines.v
│   ├── eth_random.v
│   ├── eth_receivecontrol.v
│   ├── eth_register.v
│   ├── eth_registers.v
│   ├── eth_rxaddrcheck.v
│   ├── eth_rxcounters.v
│   ├── eth_rxethmac.v
│   ├── eth_rxstatem.v
│   ├── eth_shiftreg.v
│   ├── eth_spram_256x32.v
│   ├── eth_top.v
│   ├── eth_transmitcontrol.v
│   ├── eth_txcounters.v
│   ├── eth_txethmac.v
│   ├── eth_txstatem.v
│   ├── eth_wishbone.v
│   ├── tb_cop.v
│   ├── tb_eth_defines.v
│   ├── tb_eth_top.v
│   ├── tb_ethernet.v
│   ├── tb_ethernet_with_cop.v
│   ├── timescale.v
│   ├── wb_bus_mon.v
│   ├── wb_master32.v
│   ├── wb_master_behavioral.v
│   ├── wb_model_defines.v
│   ├── wb_slave_behavioral.v
│   └── 使用说明.txt
├── Chapter4 Sample
│   ├── I2C
│   │   ├── I2C.dhp
│   │   ├── I2C.npl
│   │   ├── __projnav
│   │   │   ├── I2C.gfl
│   │   │   ├── I2C_flowplus.gfl
│   │   │   ├── coregen.rsp
│   │   │   ├── i2c_master_bit_ctrl.xst
│   │   │   ├── i2c_master_byte_ctrl.xst
│   │   │   ├── i2c_master_top.xst
│   │   │   ├── runXst_tcl.rsp
│   │   │   └── xst_sprjTOstx_tcl.rsp
│   │   ├── __projnav.log
│   │   ├── automake.log
│   │   ├── coregen.log
│   │   ├── coregen.prj
│   │   ├── i2c_master_bit_ctrl.cmd_log
│   │   ├── i2c_master_bit_ctrl.lso
│   │   ├── i2c_master_bit_ctrl.ngc
│   │   ├── i2c_master_bit_ctrl.ngr
│   │   ├── i2c_master_bit_ctrl.prj
│   │   ├── i2c_master_bit_ctrl.stx
│   │   ├── i2c_master_bit_ctrl.syr
│   │   ├── i2c_master_bit_ctrl.v
│   │   ├── i2c_master_bit_ctrl.v.bak
│   │   ├── i2c_master_bit_ctrl_vhdl.prj
│   │   ├── i2c_master_byte_ctrl.cmd_log
│   │   ├── i2c_master_byte_ctrl.lso
│   │   ├── i2c_master_byte_ctrl.ngc
│   │   ├── i2c_master_byte_ctrl.ngr
│   │   ├── i2c_master_byte_ctrl.prj
│   │   ├── i2c_master_byte_ctrl.stx
│   │   ├── i2c_master_byte_ctrl.syr
│   │   ├── i2c_master_byte_ctrl.v
│   │   ├── i2c_master_byte_ctrl.v.bak
│   │   ├── i2c_master_byte_ctrl_vhdl.prj
│   │   ├── i2c_master_defines.v
│   │   ├── i2c_master_defines.v.bak
│   │   ├── i2c_master_top.cmd_log
│   │   ├── i2c_master_top.lso
│   │   ├── i2c_master_top.ngc
│   │   ├── i2c_master_top.ngr
│   │   ├── i2c_master_top.prj
│   │   ├── i2c_master_top.stx
│   │   ├── i2c_master_top.syr
│   │   ├── i2c_master_top.v
│   │   ├── i2c_master_top.v.bak
│   │   ├── i2c_master_top_vhdl.prj
│   │   ├── i2c_slave_model.fdo
│   │   ├── i2c_slave_model.ndo
│   │   ├── i2c_slave_model.udo
│   │   ├── i2c_slave_model.v
│   │   ├── i2c_slave_model.v.bak
│   │   ├── prjname.lso
│   │   ├── timescale.v
│   │   ├── transcript
│   │   ├── tst_bench_top.v
│   │   ├── wb_master_model.v
│   │   ├── wb_master_model.v.bak
│   │   ├── work
│   │   │   ├── _info
│   │   │   ├── glbl
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.vhd
│   │   │   │   └── verilog.asm
│   │   │   └── i2c_slave_model
│   │   │       ├── _primary.dat
│   │   │       ├── _primary.vhd
│   │   │       └── verilog.asm
│   │   └── xst
│   │       └── work
│   │           ├── hdllib.ref
│   │           ├── vlg07
│   │           │   └── i2c_master_bit_ctrl.bin
│   │           ├── vlg5C
│   │           │   └── i2c_master_byte_ctrl.bin
│   │           └── vlg67
│   │               └── i2c_master_top.bin
│   └── 使用说明.txt
├── Chapter5 Sample
│   ├── UART
│   │   ├── UART.npl
│   │   ├── UART_PACKAGE.vhd
│   │   ├── __projnav
│   │   │   ├── p00p5000.kis
│   │   │   ├── p00pi000.kis
│   │   │   ├── p00pl000.kis
│   │   │   └── runXst_tcl.rsp
│   │   ├── __projnav.log
│   │   ├── automake.log
│   │   ├── baudrate_generator.jhd
│   │   ├── baudrate_generator.vhd
│   │   ├── baudrate_generator_TB.jhd
│   │   ├── baudrate_generator_TB.vhd
│   │   ├── counter.jhd
│   │   ├── counter.vhd
│   │   ├── counter_TB.jhd
│   │   ├── counter_TB.vhd
│   │   ├── detector.jhd
│   │   ├── detector.vhd
│   │   ├── detector_TB.jhd
│   │   ├── detector_TB.vhd
│   │   ├── parity_verifier.jhd
│   │   ├── parity_verifier.vhd
│   │   ├── parity_verifier_TB.jhd
│   │   ├── parity_verifier_TB.vhd
│   │   ├── shift_register.jhd
│   │   ├── shift_register.vhd
│   │   ├── shift_register_TB.jhd
│   │   ├── shift_register_TB.vhd
│   │   ├── switch.jhd
│   │   ├── switch.vhd
│   │   ├── switch_bus.jhd
│   │   ├── switch_bus.vhd
│   │   ├── switch_bus_TB.jhd
│   │   ├── switch_bus_TB.vhd
│   │   ├── uart_core.jhd
│   │   ├── uart_core.vhd
│   │   ├── uart_top.jhd
│   │   ├── uart_top.vhd
│   │   ├── uart_top_tb.jhd
│   │   └── uart_top_tb.vhd
│   └── 使用说明.txt
├── Chapter6 Sample
│   ├── USB
│   │   ├── Application
│   │   │   ├── Cube.aps
│   │   │   ├── Cube.rc
│   │   │   ├── InputDialog.cpp
│   │   │   ├── InputDialog.h
│   │   │   ├── SoftLock.cpp
│   │   │   ├── SoftLock.h
│   │   │   ├── cube.clw
│   │   │   ├── cube.cpp
│   │   │   ├── cube.dsp
│   │   │   ├── cube.dsw
│   │   │   ├── cube.exe
│   │   │   ├── cube.h
│   │   │   ├── cube.mak
│   │   │   ├── cube.ncb
│   │   │   ├── cube.opt
│   │   │   ├── cube.plg
│   │   │   ├── cubedoc.cpp
│   │   │   ├── cubedoc.h
│   │   │   ├── cubeview.cpp
│   │   │   ├── cubeview.h
│   │   │   ├── mainfrm.cpp
│   │   │   ├── mainfrm.h
│   │   │   ├── makefile
│   │   │   ├── res
│   │   │   │   ├── cube.ico
│   │   │   │   ├── cube.rc2
│   │   │   │   └── toolbar.bmp
│   │   │   ├── resource.h
│   │   │   ├── stdafx.cpp
│   │   │   └── stdafx.h
│   │   ├── Driver
│   │   │   ├── USBSoftLock.dsw
│   │   │   ├── USBSoftLock.inf
│   │   │   ├── USBSoftLock.opt
│   │   │   ├── USBSoftLock.sys
│   │   │   ├── USBSoftLockDeviceInterface.h
│   │   │   ├── USBSoftLockioctl.h
│   │   │   ├── dirs
│   │   │   ├── exe
│   │   │   │   ├── Debug
│   │   │   │   ├── OpenByIntf.cpp
│   │   │   │   ├── Test_USBSoftLock.cpp
│   │   │   │   ├── Test_USBSoftLock.dsp
│   │   │   │   ├── Test_USBSoftLock.plg
│   │   │   │   ├── Test_USBSoftLock.stc
│   │   │   │   ├── makefile
│   │   │   │   └── sources
│   │   │   ├── readme.txt
│   │   │   └── sys
│   │   │       ├── USBSoftLock.cpp
│   │   │       ├── USBSoftLock.dsp
│   │   │       ├── USBSoftLock.h
│   │   │       ├── USBSoftLock.inf
│   │   │       ├── USBSoftLock.plg
│   │   │       ├── USBSoftLock.rc
│   │   │       ├── USBSoftLock.stc
│   │   │       ├── USBSoftLock.sys
│   │   │       ├── USBSoftLockDevice.cpp
│   │   │       ├── USBSoftLockDevice.h
│   │   │       ├── function.h
│   │   │       ├── makefile
│   │   │       ├── resource.h
│   │   │       └── sources
│   │   └── Firmware
│   │       ├── DeviceTranseiver.jhd
│   │       ├── DeviceTranseiver.vhd
│   │       ├── EdgeController.jhd
│   │       ├── EdgeController.vhd
│   │       ├── Firmware.npl
│   │       ├── Firmware.ptf
│   │       ├── FrequencyDivider.jhd
│   │       ├── FrequencyDivider.vhd
│   │       ├── IOSwitch.jhd
│   │       ├── IOSwitch.vhd
│   │       ├── PDIUSBD12_Package.vhd
│   │       ├── RequestHandler.jhd
│   │       ├── RequestHandler.vhd
│   │       ├── USBSoftLock.jhd
│   │       ├── USBSoftLock.vhd
│   │       ├── USBSoftLock_ucf.ucf
│   │       ├── USB_Package.vhd
│   │       ├── __projnav
│   │       │   └── runXst_tcl.rsp
│   │       ├── __projnav.log
│   │       ├── automake.log
│   │       ├── usbsoftlock_TB.jhd
│   │       └── usbsoftlock_TB.vhd
│   └── 使用说明.txt
├── Chapter7 Sample
│   ├── LWBBUSCHANGE.v
│   ├── LWBDECODE.v
│   ├── LWBDECODE.v.bak
│   ├── LWBSAA7113.v
│   ├── LWBSRAM.v
│   ├── timescale.v
│   ├── tst_saa7113.v
│   └── 使用说明.txt
├── Chapter8 Sample
│   ├── vga
│   │   ├── __projnav
│   │   │   ├── coregen.rsp
│   │   │   ├── runXst_tcl.rsp
│   │   │   ├── vga.gfl
│   │   │   ├── vga_enh_top.xst
│   │   │   ├── vga_flowplus.gfl
│   │   │   └── xst_sprjTOstx_tcl.rsp
│   │   ├── __projnav.log
│   │   ├── automake.log
│   │   ├── coregen.log
│   │   ├── coregen.prj
│   │   ├── generic_dpram.v
│   │   ├── generic_spram.v
│   │   ├── prjname.lso
│   │   ├── sync_check.v
│   │   ├── test_bench_top.v
│   │   ├── test_bench_top.v.bak
│   │   ├── tests.v
│   │   ├── tests.v.bak
│   │   ├── timescale.v
│   │   ├── vga.dhp
│   │   ├── vga.npl
│   │   ├── vga_clkgen.v
│   │   ├── vga_colproc.v
│   │   ├── vga_csm_pb.v
│   │   ├── vga_cur_cregs.v
│   │   ├── vga_curproc.v
│   │   ├── vga_defines.v
│   │   ├── vga_defines.v.bak
│   │   ├── vga_enh_top.cmd_log
│   │   ├── vga_enh_top.lso
│   │   ├── vga_enh_top.prj
│   │   ├── vga_enh_top.stx
│   │   ├── vga_enh_top.syr
│   │   ├── vga_enh_top.v
│   │   ├── vga_enh_top_vhdl.prj
│   │   ├── vga_fifo.v
│   │   ├── vga_fifo_dc.v
│   │   ├── vga_pgen.v
│   │   ├── vga_tgen.v
│   │   ├── vga_vtim.v
│   │   ├── vga_wb_master.v
│   │   ├── vga_wb_master.v.bak
│   │   ├── vga_wb_slave.v
│   │   ├── vga_wb_slave.v.bak
│   │   ├── wb_b3_check.v
│   │   ├── wb_b3_check.v.bak
│   │   ├── wb_mast_model.v
│   │   ├── wb_model_defines.v
│   │   ├── wb_model_defines.v.bak
│   │   ├── wb_slv_model.v
│   │   ├── wb_slv_model.v.bak
│   │   └── xst
│   │       └── work
│   │           ├── hdllib.ref
│   │           ├── vlg04
│   │           │   └── vga_wb_slave.bin
│   │           ├── vlg05
│   │           │   └── vga_wb_master.bin
│   │           ├── vlg07
│   │           │   ├── vga_fifo_dc.bin
│   │           │   └── vga_pgen.bin
│   │           ├── vlg34
│   │           │   └── generic_dpram.bin
│   │           ├── vlg4D
│   │           │   ├── vga_csm_pb.bin
│   │           │   └── vga_vtim.bin
│   │           ├── vlg53
│   │           │   └── generic_spram.bin
│   │           ├── vlg59
│   │           │   └── vga_clkgen.bin
│   │           ├── vlg5D
│   │           │   └── vga_fifo.bin
│   │           ├── vlg5F
│   │           │   └── vga_colproc.bin
│   │           ├── vlg6A
│   │           │   └── vga_enh_top.bin
│   │           └── vlg7B
│   │               └── vga_tgen.bin
│   └── 使用说明.txt
├── Chapter9 Sample
│   ├── canbus
│   │   ├── __projnav
│   │   │   ├── can_fifo.xst
│   │   │   ├── can_register_asyn_syn.xst
│   │   │   ├── can_registers.xst
│   │   │   ├── can_top.xst
│   │   │   ├── canbus.gfl
│   │   │   ├── canbus_flowplus.gfl
│   │   │   ├── coregen.rsp
│   │   │   ├── ednTOngd_tcl.rsp
│   │   │   ├── runXst_tcl.rsp
│   │   │   └── xst_sprjTOstx_tcl.rsp
│   │   ├── __projnav.log
│   │   ├── _ngo
│   │   │   └── netlist.lst
│   │   ├── automake.log
│   │   ├── can_acf.v
│   │   ├── can_bsp.v
│   │   ├── can_btl.v
│   │   ├── can_crc.v
│   │   ├── can_defines.v
│   │   ├── can_fifo.cmd_log
│   │   ├── can_fifo.lso
│   │   ├── can_fifo.ngc
│   │   ├── can_fifo.ngr
│   │   ├── can_fifo.prj
│   │   ├── can_fifo.stx
│   │   ├── can_fifo.syr
│   │   ├── can_fifo.v
│   │   ├── can_fifo_vhdl.prj
│   │   ├── can_ibo.v
│   │   ├── can_register.v
│   │   ├── can_register_asyn.v
│   │   ├── can_register_asyn_syn.cmd_log
│   │   ├── can_register_asyn_syn.lso
│   │   ├── can_register_asyn_syn.ngc
│   │   ├── can_register_asyn_syn.ngr
│   │   ├── can_register_asyn_syn.prj
│   │   ├── can_register_asyn_syn.stx
│   │   ├── can_register_asyn_syn.syr
│   │   ├── can_register_asyn_syn.v
│   │   ├── can_register_asyn_syn_vhdl.prj
│   │   ├── can_register_syn.v
│   │   ├── can_registers.lso
│   │   ├── can_registers.prj
│   │   ├── can_registers.stx
│   │   ├── can_registers.v
│   │   ├── can_registers_vhdl.prj
│   │   ├── can_testbench.fdo
│   │   ├── can_testbench.ndo
│   │   ├── can_testbench.udo
│   │   ├── can_testbench.v
│   │   ├── can_testbench_defines.v
│   │   ├── can_top.bld
│   │   ├── can_top.cmd_log
│   │   ├── can_top.ldo
│   │   ├── can_top.lso
│   │   ├── can_top.ngc
│   │   ├── can_top.ngd
│   │   ├── can_top.ngr
│   │   ├── can_top.prj
│   │   ├── can_top.stx
│   │   ├── can_top.syr
│   │   ├── can_top.v
│   │   ├── can_top.vhdsim_xlate
│   │   ├── can_top.xlate_nlf
│   │   ├── can_top_translate.nlf
│   │   ├── can_top_translate.vhd
│   │   ├── can_top_vhdl.prj
│   │   ├── canbus.dhp
│   │   ├── canbus.npl
│   │   ├── coregen.log
│   │   ├── coregen.prj
│   │   ├── prjname.lso
│   │   ├── timescale.v
│   │   ├── transcript
│   │   ├── work
│   │   │   ├── _info
│   │   │   ├── can_acf
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.vhd
│   │   │   │   └── verilog.asm
│   │   │   ├── can_bsp
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.vhd
│   │   │   │   └── verilog.asm
│   │   │   ├── can_btl
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.vhd
│   │   │   │   └── verilog.asm
│   │   │   ├── can_crc
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.vhd
│   │   │   │   └── verilog.asm
│   │   │   ├── can_fifo
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.vhd
│   │   │   │   └── verilog.asm
│   │   │   ├── can_ibo
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.vhd
│   │   │   │   └── verilog.asm
│   │   │   ├── can_register
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.vhd
│   │   │   │   └── verilog.asm
│   │   │   ├── can_register_asyn
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.vhd
│   │   │   │   └── verilog.asm
│   │   │   ├── can_register_asyn_syn
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.vhd
│   │   │   │   └── verilog.asm
│   │   │   ├── can_registers
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.vhd
│   │   │   │   └── verilog.asm
│   │   │   ├── can_testbench
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.vhd
│   │   │   │   └── verilog.asm
│   │   │   ├── can_top
│   │   │   │   ├── _primary.dat
│   │   │   │   ├── _primary.vhd
│   │   │   │   └── verilog.asm
│   │   │   └── glbl
│   │   │       ├── _primary.dat
│   │   │       ├── _primary.vhd
│   │   │       └── verilog.asm
│   │   └── xst
│   │       └── work
│   │           ├── hdllib.ref
│   │           ├── vlg01
│   │           │   └── can_fifo.bin
│   │           ├── vlg1B
│   │           │   └── can_ibo.bin
│   │           ├── vlg31
│   │           │   └── can_register_asyn_syn.bin
│   │           ├── vlg42
│   │           │   └── can_bsp.bin
│   │           ├── vlg43
│   │           │   └── can_btl.bin
│   │           ├── vlg48
│   │           │   └── can_register_asyn.bin
│   │           ├── vlg49
│   │           │   ├── can_crc.bin
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│   └── 使用说明.txt
└── 使用说明.txt

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