美信OneWire总线IP Core(带验证激励)

【实例简介】
美信OneWire总线IP Core(带验证激励)
【实例截图】
【核心代码】
美信OneWire总线IPCore(带验证激励)
├── README
├── design
│   ├── verilog_src
│   │   └── ds1wm
│   │   ├── clk_prescaler.v
│   │   ├── ds1wm.v
│   │   ├── one_wire_interface.v
│   │   ├── one_wire_io.v
│   │   └── onewiremaster.v
│   └── vhdl_src
│   └── ds1wm
│   ├── clk_prescaler.vhd
│   ├── ds1wm.vhd
│   ├── one_wire_interface.vhd
│   ├── one_wire_io.vhd
│   └── onewiremaster.vhd
└── verification
└── verilog_src
├── testbench
│   ├── clkgen
│   │   └── clkgen.v
│   ├── cpu_bfm
│   │   └── cpu_bfm.v
│   ├── ow_slave
│   │   ├── cmd_ctrl.v
│   │   ├── iox.v
│   │   └── ow_slave.v
│   ├── scoreboard
│   │   └── scoreboard.v
│   └── tb_ds1wm
│   ├── tb_ds1wm.v
│   └── tc_ds1wm.v
└── tests
├── cmd_recognition
│   ├── README
│   ├── nc_rundir
│   │   ├── cds.lib
│   │   ├── design_verilog_src_files.lst
│   │   ├── design_vhdl_src_files.lst
│   │   ├── hdl.var
│   │   ├── ncsim.key
│   │   ├── probe.tcl
│   │   ├── run.csh
│   │   └── tb_src_files.lst
│   └── stimulus.inc
├── multi_ow_network
│   ├── README
│   ├── nc_rundir
│   │   ├── cds.lib
│   │   ├── design_verilog_src_files.lst
│   │   ├── design_vhdl_src_files.lst
│   │   ├── hdl.var
│   │   ├── ncsim.key
│   │   ├── probe.tcl
│   │   ├── run.csh
│   │   └── tb_src_files.lst
│   └── stimulus.inc
├── scratchpad_integrity
│   ├── README
│   ├── nc_rundir
│   │   ├── cds.lib
│   │   ├── design_verilog_src_files.lst
│   │   ├── design_vhdl_src_files.lst
│   │   ├── hdl.var
│   │   ├── ncsim.key
│   │   ├── probe.tcl
│   │   ├── run.csh
│   │   └── tb_src_files.lst
│   └── stimulus.inc
└── single_search_rom
├── README
├── nc_rundir
│   ├── cds.lib
│   ├── design_verilog_src_files.lst
│   ├── design_vhdl_src_files.lst
│   ├── hdl.var
│   ├── ncsim.key
│   ├── probe.tcl
│   ├── run.csh
│   └── tb_src_files.lst
└── stimulus.inc

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