实例介绍
【实例简介】
数字通信同步技术的MATLAB与FPGA实现——AlteraVerilog版（2到8）
【实例截图】
【核心代码】
数字通信同步技术的MATLAB与FPGA实现——AlteraVerilog版
└── 数字通信同步技术的MATLAB与FPGA实现——AlteraVerilog版
├── Chapter_2
│ ├── E2_1_SymbExam
│ │ ├── SymbExam.jdi
│ │ ├── SymbExam.qpf
│ │ ├── SymbExam.qsf
│ │ ├── SymbExam.qws
│ │ ├── SymbExam_nativelink_simulation.rpt
│ │ ├── incremental_db
│ │ │ ├── README
│ │ │ └── compiled_partitions
│ │ │ ├── SymbExam.db_info
│ │ │ ├── SymbExam.root_partition.cmp.ammdb
│ │ │ ├── SymbExam.root_partition.cmp.cdb
│ │ │ ├── SymbExam.root_partition.cmp.dfp
│ │ │ ├── SymbExam.root_partition.cmp.hdb
│ │ │ ├── SymbExam.root_partition.cmp.kpt
│ │ │ ├── SymbExam.root_partition.cmp.logdb
│ │ │ ├── SymbExam.root_partition.cmp.rcfdb
│ │ │ ├── SymbExam.root_partition.map.cdb
│ │ │ ├── SymbExam.root_partition.map.dpi
│ │ │ ├── SymbExam.root_partition.map.hbdb.cdb
│ │ │ ├── SymbExam.root_partition.map.hbdb.hb_info
│ │ │ ├── SymbExam.root_partition.map.hbdb.hdb
│ │ │ ├── SymbExam.root_partition.map.hbdb.sig
│ │ │ ├── SymbExam.root_partition.map.hdb
│ │ │ └── SymbExam.root_partition.map.kpt
│ │ ├── quartus_nativelink_synthesis.log
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── SymbExam.sft
│ │ │ ├── SymbExam.vo
│ │ │ ├── SymbExam.vt
│ │ │ ├── SymbExam.vt.bak
│ │ │ ├── SymbExam_8_1200mv_0c_slow.vo
│ │ │ ├── SymbExam_8_1200mv_0c_v_slow.sdo
│ │ │ ├── SymbExam_8_1200mv_85c_slow.vo
│ │ │ ├── SymbExam_8_1200mv_85c_v_slow.sdo
│ │ │ ├── SymbExam_min_1200mv_0c_fast.vo
│ │ │ ├── SymbExam_min_1200mv_0c_v_fast.sdo
│ │ │ ├── SymbExam_modelsim.xrf
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak1
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak2
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak3
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak4
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak5
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak6
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak7
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak8
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak9
│ │ │ ├── SymbExam_v.sdo
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── @symb@exam
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @symb@exam_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ ├── source
│ │ │ ├── SymbExam.v
│ │ │ └── SymbExam.v.bak
│ │ └── synplify_SymbExam_work
│ │ ├── SymbExam.sdc
│ │ └── SymbExam_alt.tcl
│ ├── E2_2_QuantArith.m
│ └── FirCoe.txt
├── Chapter_3
│ ├── E3_CloseLoopFreqResponse.m
│ ├── E3_ErrorFreqResponse.m
│ └── E3_TransientResponse.m
├── Chapter_4
│ ├── E4_1_DirectCarrier
│ │ └── SyncCarrier
│ │ ├── Dpsk.asm.rpt
│ │ ├── Dpsk.done
│ │ ├── Dpsk.eda.rpt
│ │ ├── Dpsk.fit.rpt
│ │ ├── Dpsk.fit.smsg
│ │ ├── Dpsk.fit.summary
│ │ ├── Dpsk.flow.rpt
│ │ ├── Dpsk.jdi
│ │ ├── Dpsk.map.rpt
│ │ ├── Dpsk.map.summary
│ │ ├── Dpsk.pin
│ │ ├── Dpsk.qsf
│ │ ├── Dpsk.qws
│ │ ├── Dpsk.sof
│ │ ├── Dpsk.sta.rpt
│ │ ├── Dpsk.sta.summary
│ │ ├── Dpsk_assignment_defaults.qdf
│ │ ├── Dpsk_description.txt
│ │ ├── Dpsk_nativelink_simulation.rpt
│ │ ├── Dpsk_time_limited.sof
│ │ ├── SyncCarrier.qpf
│ │ ├── SyncCarrier.sdc
│ │ ├── db
│ │ │ ├── Dpsk.db_info
│ │ │ └── Dpsk.sld_design_entry.sci
│ │ ├── dds.bsf
│ │ ├── dds.html
│ │ ├── dds.qip
│ │ ├── dds.v
│ │ ├── dds.vec
│ │ ├── dds.vo
│ │ ├── dds_bb.v
│ │ ├── dds_cos.hex
│ │ ├── dds_model.m
│ │ ├── dds_nativelink.tcl
│ │ ├── dds_sin.hex
│ │ ├── dds_st.inc
│ │ ├── dds_st.v
│ │ ├── dds_tb.m
│ │ ├── dds_tb.v
│ │ ├── dds_tb.vhd
│ │ ├── dds_vho_msim.tcl
│ │ ├── dds_vo_msim.tcl
│ │ ├── dds_wave.do
│ │ ├── fir_compiler-library
│ │ │ ├── accum.v
│ │ │ ├── addr_cnt_dn.v
│ │ │ ├── addr_cnt_dn_poly.v
│ │ │ ├── addr_cnt_up.v
│ │ │ ├── at_sink_mod.v
│ │ │ ├── at_sink_mod_bin.v
│ │ │ ├── at_sink_mod_par.v
│ │ │ ├── at_src_mod.v
│ │ │ ├── at_src_mod_par.v
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ │ ├── auk_dspip_delay_fir_121.vhd
│ │ │ ├── auk_dspip_fast_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fastadd_fir_121.vhd
│ │ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ │ ├── coef_in_conv.v
│ │ │ ├── dat_mm_brg.v
│ │ │ ├── dat_store.v
│ │ │ ├── dat_store_c.v
│ │ │ ├── data_cnt_dn_stat.v
│ │ │ ├── data_cnt_up.v
│ │ │ ├── data_sel_dec.v
│ │ │ ├── decoder_we.v
│ │ │ ├── decoder_we_cen.v
│ │ │ ├── delay.v
│ │ │ ├── delay_cen.v
│ │ │ ├── delay_mul.v
│ │ │ ├── delay_mul_cen.v
│ │ │ ├── delay_mux.v
│ │ │ ├── delay_mux_mch_odd.v
│ │ │ ├── delay_mux_mch_odd_mcv.v
│ │ │ ├── delay_trig.v
│ │ │ ├── delay_trig_cen.v
│ │ │ ├── eab_tdl_hc.v
│ │ │ ├── eab_tdl_strat.v
│ │ │ ├── eab_tdl_strat_mram.v
│ │ │ ├── fir_definitions_pkg_fir_121.vhd
│ │ │ ├── lc_store.v
│ │ │ ├── lc_store_cen.v
│ │ │ ├── lc_tdl_strat.v
│ │ │ ├── lc_tdl_strat_cen.v
│ │ │ ├── mac_tl.ocp
│ │ │ ├── mac_tl.v
│ │ │ ├── maccum.v
│ │ │ ├── maccum_cen.v
│ │ │ ├── mcv_ctrl_deci.v
│ │ │ ├── mcv_ctrl_nc.v
│ │ │ ├── mlu.v
│ │ │ ├── mlu_dly1.v
│ │ │ ├── mlu_dly2.v
│ │ │ ├── mlu_inf_1reg.v
│ │ │ ├── mlu_inf_1reg_cen.v
│ │ │ ├── mlu_inf_2reg.v
│ │ │ ├── mlu_inf_2reg_cen.v
│ │ │ ├── mlu_nd.v
│ │ │ ├── mlu_nd_cen.v
│ │ │ ├── mlu_nd_lc.v
│ │ │ ├── mr_acc_ctrl_cen_wr.v
│ │ │ ├── mr_acc_ctrl_wr.v
│ │ │ ├── mr_accum_wr.v
│ │ │ ├── mr_decoder_we_wr.v
│ │ │ ├── mr_del_coef_set.v
│ │ │ ├── mr_dnc_wr.v
│ │ │ ├── mr_lcdelay_wr.v
│ │ │ ├── mr_lcstore_wr.v
│ │ │ ├── mr_lrdy_wr.v
│ │ │ ├── mr_mux_2to1_cen_wr.v
│ │ │ ├── mr_mux_2to1_wr.v
│ │ │ ├── mr_ser_shift_wr.v
│ │ │ ├── mr_upc_reload_wr.v
│ │ │ ├── mr_upc_wr.v
│ │ │ ├── msft.v
│ │ │ ├── msft_data.v
│ │ │ ├── msft_data_reseq.v
│ │ │ ├── msft_data_reseq_mc.v
│ │ │ ├── msft_lt_128.v
│ │ │ ├── msft_lt_32.v
│ │ │ ├── msft_mcv.v
│ │ │ ├── msft_mem.v
│ │ │ ├── msft_mem_coef.v
│ │ │ ├── msft_mem_hc.v
│ │ │ ├── msft_mem_mcoef.v
│ │ │ ├── msft_mem_reseq.v
│ │ │ ├── msft_mem_reseq_hc.v
│ │ │ ├── msft_mem_reseq_mcycle.v
│ │ │ ├── msft_reseq_mc.v
│ │ │ ├── msft_scv.v
│ │ │ ├── mul_add.v
│ │ │ ├── mux_16.v
│ │ │ ├── mux_16_cen.v
│ │ │ ├── mux_2to1.v
│ │ │ ├── mux_2to1_cen.v
│ │ │ ├── mux_2to1_comb.v
│ │ │ ├── mux_nc.v
│ │ │ ├── par_ctrl.v
│ │ │ ├── par_ld_ser_tdl_nc.v
│ │ │ ├── par_ld_ser_tdl_wr.v
│ │ │ ├── para_tdl.v
│ │ │ ├── pll_fir.v
│ │ │ ├── poly_mac_ctrl_dec.v
│ │ │ ├── poly_mac_ctrl_int.v
│ │ │ ├── ram_2pt_mram_cen.v
│ │ │ ├── ram_2pt_var.v
│ │ │ ├── ram_2pt_var_cen.v
│ │ │ ├── ram_2pt_var_cen_hc.v
│ │ │ ├── ram_inf.v
│ │ │ ├── ram_lut.v
│ │ │ ├── ram_lut_cen.v
│ │ │ ├── rnd_dat.v
│ │ │ ├── rom_6_lut.v
│ │ │ ├── rom_6_lut_r.v
│ │ │ ├── rom_lut.v
│ │ │ ├── rom_lut_cen.v
│ │ │ ├── rom_lut_r.v
│ │ │ ├── rom_lut_r_cen.v
│ │ │ ├── rom_mset_lut.v
│ │ │ ├── rom_mset_lut_r.v
│ │ │ ├── rom_mset_lut_r_cen.v
│ │ │ ├── rom_mset_lut_r_cen_wr.v
│ │ │ ├── rom_mset_lut_r_wr.v
│ │ │ ├── sadd.v
│ │ │ ├── sadd_c.v
│ │ │ ├── sadd_c_cen.v
│ │ │ ├── sadd_cen.v
│ │ │ ├── sadd_load.v
│ │ │ ├── sadd_lpm.v
│ │ │ ├── sadd_lpm_cen.v
│ │ │ ├── sadd_lpm_reg_top_cen.v
│ │ │ ├── sadd_reg_top.v
│ │ │ ├── sadd_reg_top_cen.v
│ │ │ ├── sadd_sub.v
│ │ │ ├── sat_dat.v
│ │ │ ├── sc_add.v
│ │ │ ├── scale_accum.v
│ │ │ ├── scale_accum_cen.v
│ │ │ ├── scale_shft_comb.v
│ │ │ ├── scale_shft_comb_cen.v
│ │ │ ├── scv_ctrl.v
│ │ │ ├── scv_ctrl_deci.v
│ │ │ ├── ser_ctrl_cen.v
│ │ │ ├── ser_shft.v
│ │ │ ├── ser_shft_cen.v
│ │ │ ├── ser_shift.v
│ │ │ ├── sgn_ext.v
│ │ │ ├── shift_in.v
│ │ │ ├── shift_out.v
│ │ │ ├── slave2slave.v
│ │ │ ├── ssub.v
│ │ │ ├── ssub_c.v
│ │ │ ├── ssub_cen.v
│ │ │ ├── ssub_lpm.v
│ │ │ ├── ssub_lpm_cen.v
│ │ │ ├── sym_add_ser.v
│ │ │ ├── sym_add_ser_cen.v
│ │ │ ├── sym_sub_ser_cen.v
│ │ │ ├── tdl_da_lc.v
│ │ │ ├── trig_buf.v
│ │ │ ├── trig_buf_l.v
│ │ │ ├── trig_buf_r.v
│ │ │ ├── tsadd.v
│ │ │ ├── tsadd_c.v
│ │ │ ├── tsadd_c_cen.v
│ │ │ ├── tsadd_cen.v
│ │ │ ├── tsadd_lpm.v
│ │ │ ├── tsadd_lpm_cen.v
│ │ │ ├── tsadd_lpm_reg_top_cen.v
│ │ │ ├── tsadd_reg_top_cen.v
│ │ │ ├── u2ssub.v
│ │ │ ├── u2ssub_cen.v
│ │ │ ├── uadd.v
│ │ │ ├── uadd_cen.v
│ │ │ └── wr_en_gen.v
│ │ ├── greybox_tmp
│ │ │ └── cbx_args.txt
│ │ ├── incremental_db
│ │ │ ├── README
│ │ │ └── compiled_partitions
│ │ │ ├── Dpsk.autoh_e40e1.map.dpi
│ │ │ ├── Dpsk.autoh_e40e1.map.kpt
│ │ │ ├── Dpsk.autoh_e40e1.map.logdb
│ │ │ ├── Dpsk.db_info
│ │ │ ├── Dpsk.nabbo_fd801.map.dpi
│ │ │ ├── Dpsk.nabbo_fd801.map.kpt
│ │ │ ├── Dpsk.nabbo_fd801.map.logdb
│ │ │ ├── Dpsk.root_partition.cmp.dfp
│ │ │ ├── Dpsk.root_partition.cmp.kpt
│ │ │ ├── Dpsk.root_partition.cmp.logdb
│ │ │ ├── Dpsk.root_partition.map.dpi
│ │ │ ├── Dpsk.root_partition.map.kpt
│ │ │ └── SyncCarrier.db_info
│ │ ├── mult.qip
│ │ ├── mult.v
│ │ ├── mult_bb.v
│ │ ├── nco-library
│ │ │ ├── asj_altq.ocp
│ │ │ ├── asj_altq.v
│ │ │ ├── asj_altqmcash.ocp
│ │ │ ├── asj_altqmcash.v
│ │ │ ├── asj_altqmcpipe.ocp
│ │ │ ├── asj_altqmcpipe.v
│ │ │ ├── asj_altqmcpipe_rst.v
│ │ │ ├── asj_crd.v
│ │ │ ├── asj_crs.v
│ │ │ ├── asj_dxx.v
│ │ │ ├── asj_dxx_g.v
│ │ │ ├── asj_gal.v
│ │ │ ├── asj_gam.v
│ │ │ ├── asj_gam_dp.v
│ │ │ ├── asj_gar.v
│ │ │ ├── asj_nco_apr_dxx.v
│ │ │ ├── asj_nco_aprid_dxx.v
│ │ │ ├── asj_nco_as_m.v
│ │ │ ├── asj_nco_as_m_cen.v
│ │ │ ├── asj_nco_as_m_dp.v
│ │ │ ├── asj_nco_as_m_dp_cen.v
│ │ │ ├── asj_nco_d1gam.v
│ │ │ ├── asj_nco_derot.v
│ │ │ ├── asj_nco_fxx.v
│ │ │ ├── asj_nco_isdr.v
│ │ │ ├── asj_nco_isdr_mc.v
│ │ │ ├── asj_nco_isdr_throughput2.v
│ │ │ ├── asj_nco_lp_m.v
│ │ │ ├── asj_nco_m.v
│ │ │ ├── asj_nco_madx.v
│ │ │ ├── asj_nco_madx_cen.v
│ │ │ ├── asj_nco_mady.v
│ │ │ ├── asj_nco_mady_cen.v
│ │ │ ├── asj_nco_mcin.v
│ │ │ ├── asj_nco_mciosel.v
│ │ │ ├── asj_nco_mcout.v
│ │ │ ├── asj_nco_mob_rw.v
│ │ │ ├── asj_nco_mob_sw.v
│ │ │ ├── asj_nco_mob_w.v
│ │ │ ├── asj_nco_pmd2.v
│ │ │ ├── asj_nco_pmd2gam.v
│ │ │ ├── asj_nco_pxx.v
│ │ │ ├── asj_xnqg.v
│ │ │ ├── auk_dspip_avalon_streaming_block_sink.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_source.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_pe.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source.vhd
│ │ │ ├── auk_dspip_delay.vhd
│ │ │ ├── auk_dspip_lib_pkg.vhd
│ │ │ ├── auk_dspip_math_pkg.vhd
│ │ │ ├── auk_dspip_text_pkg.vhd
│ │ │ ├── cord_2c.v
│ │ │ ├── cord_acc_ena.v
│ │ │ ├── cord_en.v
│ │ │ ├── cord_fs.v
│ │ │ ├── cord_init.v
│ │ │ ├── cord_init_pm.v
│ │ │ ├── cord_init_ser.v
│ │ │ ├── cord_init_ser_pm.v
│ │ │ ├── cord_lut.v
│ │ │ ├── cord_lut_1p.v
│ │ │ ├── cord_rot_dual.v
│ │ │ ├── cord_rot_sgl.v
│ │ │ ├── cord_seg_sel.v
│ │ │ ├── cordic_10_m.v
│ │ │ ├── cordic_11_m.v
│ │ │ ├── cordic_12_m.v
│ │ │ ├── cordic_13_m.v
│ │ │ ├── cordic_14_m.v
│ │ │ ├── cordic_15_m.v
│ │ │ ├── cordic_16_m.v
│ │ │ ├── cordic_17_m.v
│ │ │ ├── cordic_18_m.v
│ │ │ ├── cordic_19_m.v
│ │ │ ├── cordic_20_m.v
│ │ │ ├── cordic_21_m.v
│ │ │ ├── cordic_22_m.v
│ │ │ ├── cordic_23_m.v
│ │ │ ├── cordic_24_m.v
│ │ │ ├── cordic_25_m.v
│ │ │ ├── cordic_26_m.v
│ │ │ ├── cordic_27_m.v
│ │ │ ├── cordic_28_m.v
│ │ │ ├── cordic_29_m.v
│ │ │ ├── cordic_30_m.v
│ │ │ ├── cordic_31_m.v
│ │ │ ├── cordic_32_m.v
│ │ │ ├── cordic_3_m.v
│ │ │ ├── cordic_4_m.v
│ │ │ ├── cordic_5_m.v
│ │ │ ├── cordic_6_m.v
│ │ │ ├── cordic_7_m.v
│ │ │ ├── cordic_8_m.v
│ │ │ ├── cordic_9_m.v
│ │ │ ├── cordic_axor_0p_lpm.v
│ │ │ ├── cordic_axor_1p_lpm.v
│ │ │ ├── cordic_axor_2p_lpm.v
│ │ │ ├── cordic_axor_ser.v
│ │ │ ├── cordic_cnt.v
│ │ │ ├── cordic_cnt_sig.v
│ │ │ ├── cordic_reg_ser.v
│ │ │ ├── cordic_sxor_0p_lpm.v
│ │ │ ├── cordic_sxor_1p_lpm.v
│ │ │ ├── cordic_sxor_2p_lpm.v
│ │ │ ├── cordic_sxor_ser.v
│ │ │ ├── cordic_zxor_0p_lpm.v
│ │ │ ├── cordic_zxor_1p_lpm.v
│ │ │ ├── cordic_zxor_2p_lpm.v
│ │ │ ├── cordic_zxor_ser.v
│ │ │ ├── dop_reg.v
│ │ │ ├── freq_sel_st.v
│ │ │ ├── las.v
│ │ │ ├── lms.v
│ │ │ ├── lmsd.v
│ │ │ ├── m_output_blk_reg.v
│ │ │ ├── m_output_blk_rw.v
│ │ │ ├── m_output_blk_w.v
│ │ │ ├── mac_i_lpm.v
│ │ │ ├── mac_i_lpmd.v
│ │ │ ├── segment_arr_tdl.v
│ │ │ ├── segment_sel.v
│ │ │ ├── segment_sel_sgl.v
│ │ │ ├── sid_2c_1p.v
│ │ │ └── sop_reg.v
│ │ ├── serv_req_info.txt
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── Dpsk.vt.bak
│ │ │ ├── Dpsk_run_msim_rtl_verilog.do
│ │ │ ├── Dpsk_run_msim_rtl_verilog.do.bak
│ │ │ ├── Dpsk_run_msim_rtl_verilog.do.bak1
│ │ │ ├── Dpsk_run_msim_rtl_verilog.do.bak10
│ │ │ ├── Dpsk_run_msim_rtl_verilog.do.bak11
│ │ │ ├── Dpsk_run_msim_rtl_verilog.do.bak2
│ │ │ ├── Dpsk_run_msim_rtl_verilog.do.bak3
│ │ │ ├── Dpsk_run_msim_rtl_verilog.do.bak4
│ │ │ ├── Dpsk_run_msim_rtl_verilog.do.bak5
│ │ │ ├── Dpsk_run_msim_rtl_verilog.do.bak6
│ │ │ ├── Dpsk_run_msim_rtl_verilog.do.bak7
│ │ │ ├── Dpsk_run_msim_rtl_verilog.do.bak8
│ │ │ ├── Dpsk_run_msim_rtl_verilog.do.bak9
│ │ │ ├── SamSin100dB_in.txt
│ │ │ ├── SamSquare100dB_in.txt
│ │ │ ├── Snr100dB_in.txt
│ │ │ ├── Snr10dB_in.txt
│ │ │ ├── SyncCarrier.vht
│ │ │ ├── SyncCarrier.vt
│ │ │ ├── SyncCarrier.vt.bak
│ │ │ ├── dds_cos.hex
│ │ │ ├── dds_cos.ver
│ │ │ ├── dds_sin.hex
│ │ │ ├── dds_sin.ver
│ │ │ ├── df.txt
│ │ │ ├── df0.txt
│ │ │ ├── df1.txt
│ │ │ ├── df2.txt
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── @loop@filter
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @sync@carrier
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @sync@carrier_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ ├── _vmake
│ │ │ │ ├── dds
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── iir_lpf
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── mult
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── vsim.wlf
│ │ │ ├── wlft5sc86e
│ │ │ ├── wlft8mnw66
│ │ │ ├── wlft9eywyy
│ │ │ ├── wlftcr9h8r
│ │ │ ├── wlftht1hn6
│ │ │ └── wlftxfiyma
│ │ ├── source
│ │ │ ├── LoopFilter.v
│ │ │ ├── LoopFilter.v.bak
│ │ │ ├── PD_LoopFilter.v.bak
│ │ │ ├── SyncCarrier.v
│ │ │ ├── SyncCarrier.v.bak
│ │ │ ├── dds.xml
│ │ │ ├── greybox_tmp
│ │ │ │ └── cbx_args.txt
│ │ │ ├── iir_lpf.v
│ │ │ ├── iir_lpf.v.bak
│ │ │ ├── mult.qip
│ │ │ └── velocity.log
│ │ ├── transcript
│ │ └── velocity.log
│ ├── E4_1_LoopDesign.m
│ ├── E4_1_SigAnalysis.M
│ ├── E4_1_SigAnalysis_C.M
│ ├── E4_1_SignalProduce.M
│ └── E4_DinFreqAmp.m
├── Chapter_5
│ ├── E5_1
│ │ ├── E5_1_Bandpass.m
│ │ ├── E5_1_LoopDesign.m
│ │ ├── E5_1_SigAnalysis.M
│ │ └── SquareLoop
│ │ ├── SquareLoop.jdi
│ │ ├── SquareLoop.qpf
│ │ ├── SquareLoop.qsf
│ │ ├── SquareLoop.qws
│ │ ├── SquareLoop.sdc
│ │ ├── SquareLoop_nativelink_simulation.rpt
│ │ ├── db
│ │ │ ├── SquareLoop.(0).cnf.cdb
│ │ │ ├── SquareLoop.(0).cnf.hdb
│ │ │ ├── SquareLoop.(1).cnf.cdb
│ │ │ ├── SquareLoop.(1).cnf.hdb
│ │ │ ├── SquareLoop.(10).cnf.cdb
│ │ │ ├── SquareLoop.(10).cnf.hdb
│ │ │ ├── SquareLoop.(11).cnf.cdb
│ │ │ ├── SquareLoop.(11).cnf.hdb
│ │ │ ├── SquareLoop.(12).cnf.cdb
│ │ │ ├── SquareLoop.(12).cnf.hdb
│ │ │ ├── SquareLoop.(13).cnf.cdb
│ │ │ ├── SquareLoop.(13).cnf.hdb
│ │ │ ├── SquareLoop.(14).cnf.cdb
│ │ │ ├── SquareLoop.(14).cnf.hdb
│ │ │ ├── SquareLoop.(15).cnf.cdb
│ │ │ ├── SquareLoop.(15).cnf.hdb
│ │ │ ├── SquareLoop.(16).cnf.cdb
│ │ │ ├── SquareLoop.(16).cnf.hdb
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│ │ │ ├── SquareLoop.cbx.xml
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│ │ │ ├── SquareLoop.cycloneive_io_sim_cache.31um_ff_1200mv_0c_fast.hsd
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│ │ │ ├── SquareLoop.cycloneive_io_sim_cache.31um_ss_1200mv_85c_slow.hsd
│ │ │ ├── SquareLoop.db_info
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│ │ │ ├── SquareLoop.lpc.txt
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│ │ │ ├── SquareLoop.sld_design_entry.sci
│ │ │ ├── SquareLoop.sld_design_entry_dsc.sci
│ │ │ ├── SquareLoop.smart_action.txt
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│ │ ├── greybox_tmp
│ │ │ └── cbx_args.txt
│ │ ├── incremental_db
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│ │ │ └── compiled_partitions
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│ │ │ ├── SquareLoop.jdi
│ │ │ ├── SquareLoop.map.rpt
│ │ │ ├── SquareLoop.map.smsg
│ │ │ ├── SquareLoop.map.summary
│ │ │ ├── SquareLoop.pin
│ │ │ ├── SquareLoop.sta.rpt
│ │ │ ├── SquareLoop.sta.summary
│ │ │ └── SquareLoop_time_limited.sof
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── E5_carrier.txt
│ │ │ ├── E5_snr100.txt
│ │ │ ├── E5_snr6.txt
│ │ │ ├── SquareLoop.vt
│ │ │ ├── SquareLoop.vt.bak
│ │ │ ├── SquareLoop_run_msim_rtl_verilog.do
│ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak
│ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak1
│ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak2
│ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak3
│ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak4
│ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak5
│ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak6
│ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak7
│ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak8
│ │ │ ├── df.txt
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── nco_cos.hex
│ │ │ ├── nco_cos.ver
│ │ │ ├── nco_sin.hex
│ │ │ ├── nco_sin.ver
│ │ │ ├── oc.txt
│ │ │ ├── rtl_work
│ │ │ │ ├── @loop@filter
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @pole@parallel
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @square@loop
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @square@loop_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @zero@parallel
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ ├── _vmake
│ │ │ │ ├── bandpass
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── iir_lpf
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── mult1206
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── mult15_15
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── mult1948
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── mult250
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── mult2881
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── mult3660
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── mult4085
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── mult8_8
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── nco
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ └── vsim.wlf
│ │ ├── source
│ │ │ ├── LoopFilter.v
│ │ │ ├── LoopFilter.v.bak
│ │ │ ├── PoleParallel.v
│ │ │ ├── PoleParallel.v.bak
│ │ │ ├── SquareLoop.v
│ │ │ ├── SquareLoop.v.bak
│ │ │ ├── ZeroParallel.v
│ │ │ ├── ZeroParallel.v.bak
│ │ │ ├── bandpass.v
│ │ │ ├── bandpass.v.bak
│ │ │ ├── greybox_tmp
│ │ │ │ └── cbx_args.txt
│ │ │ ├── iir_lpf.v
│ │ │ ├── iir_lpf.v.bak
│ │ │ ├── mult1206.qip
│ │ │ ├── mult1948.qip
│ │ │ ├── mult250.qip
│ │ │ ├── mult2881.qip
│ │ │ ├── mult3660.qip
│ │ │ └── mult4085.qip
│ │ └── velocity.log
│ ├── E5_2
│ │ ├── CostasLoop
│ │ │ ├── CostasLoop.jdi
│ │ │ ├── CostasLoop.qpf
│ │ │ ├── CostasLoop.qsf
│ │ │ ├── CostasLoop.qws
│ │ │ ├── CostasLoop.sdc
│ │ │ ├── CostasLoop_nativelink_simulation.rpt
│ │ │ ├── fir_compiler-library
│ │ │ │ ├── accum.v
│ │ │ │ ├── addr_cnt_dn.v
│ │ │ │ ├── addr_cnt_dn_poly.v
│ │ │ │ ├── addr_cnt_up.v
│ │ │ │ ├── at_sink_mod.v
│ │ │ │ ├── at_sink_mod_bin.v
│ │ │ │ ├── at_sink_mod_par.v
│ │ │ │ ├── at_src_mod.v
│ │ │ │ ├── at_src_mod_par.v
│ │ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ │ │ ├── auk_dspip_delay_fir_121.vhd
│ │ │ │ ├── auk_dspip_fast_accumulator_fir_121.vhd
│ │ │ │ ├── auk_dspip_fastadd_fir_121.vhd
│ │ │ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ │ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ │ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ │ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ │ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ │ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ │ │ ├── coef_in_conv.v
│ │ │ │ ├── dat_mm_brg.v
│ │ │ │ ├── dat_store.v
│ │ │ │ ├── dat_store_c.v
│ │ │ │ ├── data_cnt_dn_stat.v
│ │ │ │ ├── data_cnt_up.v
│ │ │ │ ├── data_sel_dec.v
│ │ │ │ ├── decoder_we.v
│ │ │ │ ├── decoder_we_cen.v
│ │ │ │ ├── delay.v
│ │ │ │ ├── delay_cen.v
│ │ │ │ ├── delay_mul.v
│ │ │ │ ├── delay_mul_cen.v
│ │ │ │ ├── delay_mux.v
│ │ │ │ ├── delay_mux_mch_odd.v
│ │ │ │ ├── delay_mux_mch_odd_mcv.v
│ │ │ │ ├── delay_trig.v
│ │ │ │ ├── delay_trig_cen.v
│ │ │ │ ├── eab_tdl_hc.v
│ │ │ │ ├── eab_tdl_strat.v
│ │ │ │ ├── eab_tdl_strat_mram.v
│ │ │ │ ├── fir_definitions_pkg_fir_121.vhd
│ │ │ │ ├── lc_store.v
│ │ │ │ ├── lc_store_cen.v
│ │ │ │ ├── lc_tdl_strat.v
│ │ │ │ ├── lc_tdl_strat_cen.v
│ │ │ │ ├── mac_tl.ocp
│ │ │ │ ├── mac_tl.v
│ │ │ │ ├── maccum.v
│ │ │ │ ├── maccum_cen.v
│ │ │ │ ├── mcv_ctrl_deci.v
│ │ │ │ ├── mcv_ctrl_nc.v
│ │ │ │ ├── mlu.v
│ │ │ │ ├── mlu_dly1.v
│ │ │ │ ├── mlu_dly2.v
│ │ │ │ ├── mlu_inf_1reg.v
│ │ │ │ ├── mlu_inf_1reg_cen.v
│ │ │ │ ├── mlu_inf_2reg.v
│ │ │ │ ├── mlu_inf_2reg_cen.v
│ │ │ │ ├── mlu_nd.v
│ │ │ │ ├── mlu_nd_cen.v
│ │ │ │ ├── mlu_nd_lc.v
│ │ │ │ ├── mr_acc_ctrl_cen_wr.v
│ │ │ │ ├── mr_acc_ctrl_wr.v
│ │ │ │ ├── mr_accum_wr.v
│ │ │ │ ├── mr_decoder_we_wr.v
│ │ │ │ ├── mr_del_coef_set.v
│ │ │ │ ├── mr_dnc_wr.v
│ │ │ │ ├── mr_lcdelay_wr.v
│ │ │ │ ├── mr_lcstore_wr.v
│ │ │ │ ├── mr_lrdy_wr.v
│ │ │ │ ├── mr_mux_2to1_cen_wr.v
│ │ │ │ ├── mr_mux_2to1_wr.v
│ │ │ │ ├── mr_ser_shift_wr.v
│ │ │ │ ├── mr_upc_reload_wr.v
│ │ │ │ ├── mr_upc_wr.v
│ │ │ │ ├── msft.v
│ │ │ │ ├── msft_data.v
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│ │ │ │ ├── msft_lt_32.v
│ │ │ │ ├── msft_mcv.v
│ │ │ │ ├── msft_mem.v
│ │ │ │ ├── msft_mem_coef.v
│ │ │ │ ├── msft_mem_hc.v
│ │ │ │ ├── msft_mem_mcoef.v
│ │ │ │ ├── msft_mem_reseq.v
│ │ │ │ ├── msft_mem_reseq_hc.v
│ │ │ │ ├── msft_mem_reseq_mcycle.v
│ │ │ │ ├── msft_reseq_mc.v
│ │ │ │ ├── msft_scv.v
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│ │ │ │ ├── mux_16.v
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│ │ │ │ ├── mux_2to1_comb.v
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│ │ │ │ ├── rom_mset_lut_r_wr.v
│ │ │ │ ├── sadd.v
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│ │ │ │ ├── scale_shft_comb_cen.v
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│ │ │ │ ├── sym_add_ser_cen.v
│ │ │ │ ├── sym_sub_ser_cen.v
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│ │ │ │ ├── tsadd_cen.v
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│ │ │ │ ├── tsadd_reg_top_cen.v
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│ │ │ ├── fir_lpf.html
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│ │ │ ├── fir_lpf.v
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│ │ │ ├── fir_lpf.vo
│ │ │ ├── fir_lpf_ast.vhd
│ │ │ ├── fir_lpf_bb.v
│ │ │ ├── fir_lpf_coef_int.txt
│ │ │ ├── fir_lpf_constraints.tcl
│ │ │ ├── fir_lpf_input.txt
│ │ │ ├── fir_lpf_mlab.m
│ │ │ ├── fir_lpf_model.m
│ │ │ ├── fir_lpf_msim.tcl
│ │ │ ├── fir_lpf_nativelink.tcl
│ │ │ ├── fir_lpf_param.txt
│ │ │ ├── fir_lpf_silent_param.txt
│ │ │ ├── fir_lpf_st.v
│ │ │ ├── greybox_tmp
│ │ │ │ └── cbx_args.txt
│ │ │ ├── incremental_db
│ │ │ │ ├── README
│ │ │ │ └── compiled_partitions
│ │ │ │ ├── CostasLoop.autoh_e40e1.map.cdb
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│ │ │ │ ├── CostasLoop.nabbo_fd801.map.cdb
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│ │ │ ├── mult8_8.qip
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│ │ │ ├── nco-library
│ │ │ │ ├── asj_altq.ocp
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│ │ │ │ ├── cord_rot_sgl.v
│ │ │ │ ├── cord_seg_sel.v
│ │ │ │ ├── cordic_10_m.v
│ │ │ │ ├── cordic_11_m.v
│ │ │ │ ├── cordic_12_m.v
│ │ │ │ ├── cordic_13_m.v
│ │ │ │ ├── cordic_14_m.v
│ │ │ │ ├── cordic_15_m.v
│ │ │ │ ├── cordic_16_m.v
│ │ │ │ ├── cordic_17_m.v
│ │ │ │ ├── cordic_18_m.v
│ │ │ │ ├── cordic_19_m.v
│ │ │ │ ├── cordic_20_m.v
│ │ │ │ ├── cordic_21_m.v
│ │ │ │ ├── cordic_22_m.v
│ │ │ │ ├── cordic_23_m.v
│ │ │ │ ├── cordic_24_m.v
│ │ │ │ ├── cordic_25_m.v
│ │ │ │ ├── cordic_26_m.v
│ │ │ │ ├── cordic_27_m.v
│ │ │ │ ├── cordic_28_m.v
│ │ │ │ ├── cordic_29_m.v
│ │ │ │ ├── cordic_30_m.v
│ │ │ │ ├── cordic_31_m.v
│ │ │ │ ├── cordic_32_m.v
│ │ │ │ ├── cordic_3_m.v
│ │ │ │ ├── cordic_4_m.v
│ │ │ │ ├── cordic_5_m.v
│ │ │ │ ├── cordic_6_m.v
│ │ │ │ ├── cordic_7_m.v
│ │ │ │ ├── cordic_8_m.v
│ │ │ │ ├── cordic_9_m.v
│ │ │ │ ├── cordic_axor_0p_lpm.v
│ │ │ │ ├── cordic_axor_1p_lpm.v
│ │ │ │ ├── cordic_axor_2p_lpm.v
│ │ │ │ ├── cordic_axor_ser.v
│ │ │ │ ├── cordic_cnt.v
│ │ │ │ ├── cordic_cnt_sig.v
│ │ │ │ ├── cordic_reg_ser.v
│ │ │ │ ├── cordic_sxor_0p_lpm.v
│ │ │ │ ├── cordic_sxor_1p_lpm.v
│ │ │ │ ├── cordic_sxor_2p_lpm.v
│ │ │ │ ├── cordic_sxor_ser.v
│ │ │ │ ├── cordic_zxor_0p_lpm.v
│ │ │ │ ├── cordic_zxor_1p_lpm.v
│ │ │ │ ├── cordic_zxor_2p_lpm.v
│ │ │ │ ├── cordic_zxor_ser.v
│ │ │ │ ├── dop_reg.v
│ │ │ │ ├── freq_sel_st.v
│ │ │ │ ├── las.v
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│ │ │ │ ├── m_output_blk_reg.v
│ │ │ │ ├── m_output_blk_rw.v
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│ │ │ │ ├── mac_i_lpmd.v
│ │ │ │ ├── segment_arr_tdl.v
│ │ │ │ ├── segment_sel.v
│ │ │ │ ├── segment_sel_sgl.v
│ │ │ │ ├── sid_2c_1p.v
│ │ │ │ └── sop_reg.v
│ │ │ ├── nco.bsf
│ │ │ ├── nco.html
│ │ │ ├── nco.qip
│ │ │ ├── nco.v
│ │ │ ├── nco.vec
│ │ │ ├── nco.vo
│ │ │ ├── nco_bb.v
│ │ │ ├── nco_cos.hex
│ │ │ ├── nco_model.m
│ │ │ ├── nco_nativelink.tcl
│ │ │ ├── nco_sin.hex
│ │ │ ├── nco_st.inc
│ │ │ ├── nco_st.v
│ │ │ ├── nco_tb.m
│ │ │ ├── nco_tb.v
│ │ │ ├── nco_tb.vhd
│ │ │ ├── nco_vho_msim.tcl
│ │ │ ├── nco_vo_msim.tcl
│ │ │ ├── nco_wave.do
│ │ │ ├── simulation
│ │ │ │ └── modelsim
│ │ │ │ ├── CostasLoop.vt
│ │ │ │ ├── CostasLoop.vt.bak
│ │ │ │ ├── CostasLoop_run_msim_rtl_verilog.do
│ │ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak
│ │ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak1
│ │ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak10
│ │ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak2
│ │ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak3
│ │ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak4
│ │ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak5
│ │ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak6
│ │ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak7
│ │ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak8
│ │ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak9
│ │ │ │ ├── E5_carrier.txt
│ │ │ │ ├── E5_snr100.txt
│ │ │ │ ├── E5_snr6.txt
│ │ │ │ ├── df.txt
│ │ │ │ ├── modelsim.ini
│ │ │ │ ├── msim_transcript
│ │ │ │ ├── nco_cos.hex
│ │ │ │ ├── nco_cos.ver
│ │ │ │ ├── nco_sin.hex
│ │ │ │ ├── nco_sin.ver
│ │ │ │ ├── oc.txt
│ │ │ │ ├── rtl_work
│ │ │ │ │ ├── @costas@loop
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── @costas@loop_vlg_tst
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── @loop@filter
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── _info
│ │ │ │ │ ├── _vmake
│ │ │ │ │ ├── fir_lpf
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── mult8_8
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ └── nco
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── vsim.wlf
│ │ │ ├── source
│ │ │ │ ├── CostasLoop.v
│ │ │ │ ├── CostasLoop.v.bak
│ │ │ │ ├── LoopFilter.v
│ │ │ │ └── LoopFilter.v.bak
│ │ │ ├── tb_fir_lpf.vhd
│ │ │ └── velocity.log
│ │ ├── E5_2_LPF.M
│ │ ├── E5_2_LoopDesign.m
│ │ ├── E5_2_SigAnalysis.M
│ │ └── E5_2_lpf.txt
│ ├── E5_3
│ │ ├── E5_3_LoopDesign.m
│ │ ├── E5_3_SigAnalysis.M
│ │ └── dfpll
│ │ ├── CostasLoop.jdi
│ │ ├── CostasLoop.qpf
│ │ ├── CostasLoop.qsf
│ │ ├── CostasLoop.qws
│ │ ├── CostasLoop.sdc
│ │ ├── CostasLoop_description.txt
│ │ ├── CostasLoop_nativelink_simulation.rpt
│ │ ├── fir_compiler-library
│ │ │ ├── accum.v
│ │ │ ├── addr_cnt_dn.v
│ │ │ ├── addr_cnt_dn_poly.v
│ │ │ ├── addr_cnt_up.v
│ │ │ ├── at_sink_mod.v
│ │ │ ├── at_sink_mod_bin.v
│ │ │ ├── at_sink_mod_par.v
│ │ │ ├── at_src_mod.v
│ │ │ ├── at_src_mod_par.v
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ │ ├── auk_dspip_delay_fir_121.vhd
│ │ │ ├── auk_dspip_fast_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fastadd_fir_121.vhd
│ │ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ │ ├── coef_in_conv.v
│ │ │ ├── dat_mm_brg.v
│ │ │ ├── dat_store.v
│ │ │ ├── dat_store_c.v
│ │ │ ├── data_cnt_dn_stat.v
│ │ │ ├── data_cnt_up.v
│ │ │ ├── data_sel_dec.v
│ │ │ ├── decoder_we.v
│ │ │ ├── decoder_we_cen.v
│ │ │ ├── delay.v
│ │ │ ├── delay_cen.v
│ │ │ ├── delay_mul.v
│ │ │ ├── delay_mul_cen.v
│ │ │ ├── delay_mux.v
│ │ │ ├── delay_mux_mch_odd.v
│ │ │ ├── delay_mux_mch_odd_mcv.v
│ │ │ ├── delay_trig.v
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│ │ │ ├── eab_tdl_hc.v
│ │ │ ├── eab_tdl_strat.v
│ │ │ ├── eab_tdl_strat_mram.v
│ │ │ ├── fir_definitions_pkg_fir_121.vhd
│ │ │ ├── lc_store.v
│ │ │ ├── lc_store_cen.v
│ │ │ ├── lc_tdl_strat.v
│ │ │ ├── lc_tdl_strat_cen.v
│ │ │ ├── mac_tl.ocp
│ │ │ ├── mac_tl.v
│ │ │ ├── maccum.v
│ │ │ ├── maccum_cen.v
│ │ │ ├── mcv_ctrl_deci.v
│ │ │ ├── mcv_ctrl_nc.v
│ │ │ ├── mlu.v
│ │ │ ├── mlu_dly1.v
│ │ │ ├── mlu_dly2.v
│ │ │ ├── mlu_inf_1reg.v
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│ │ │ ├── mlu_inf_2reg_cen.v
│ │ │ ├── mlu_nd.v
│ │ │ ├── mlu_nd_cen.v
│ │ │ ├── mlu_nd_lc.v
│ │ │ ├── mr_acc_ctrl_cen_wr.v
│ │ │ ├── mr_acc_ctrl_wr.v
│ │ │ ├── mr_accum_wr.v
│ │ │ ├── mr_decoder_we_wr.v
│ │ │ ├── mr_del_coef_set.v
│ │ │ ├── mr_dnc_wr.v
│ │ │ ├── mr_lcdelay_wr.v
│ │ │ ├── mr_lcstore_wr.v
│ │ │ ├── mr_lrdy_wr.v
│ │ │ ├── mr_mux_2to1_cen_wr.v
│ │ │ ├── mr_mux_2to1_wr.v
│ │ │ ├── mr_ser_shift_wr.v
│ │ │ ├── mr_upc_reload_wr.v
│ │ │ ├── mr_upc_wr.v
│ │ │ ├── msft.v
│ │ │ ├── msft_data.v
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│ │ │ ├── msft_data_reseq_mc.v
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│ │ │ ├── msft_mem_hc.v
│ │ │ ├── msft_mem_mcoef.v
│ │ │ ├── msft_mem_reseq.v
│ │ │ ├── msft_mem_reseq_hc.v
│ │ │ ├── msft_mem_reseq_mcycle.v
│ │ │ ├── msft_reseq_mc.v
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│ │ │ ├── ram_2pt_var_cen.v
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│ │ │ ├── ram_lut_cen.v
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│ │ │ ├── sadd.v
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│ │ │ ├── tsadd_reg_top_cen.v
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│ │ │ ├── uadd_cen.v
│ │ │ └── wr_en_gen.v
│ │ ├── fir_lpf.bsf
│ │ ├── fir_lpf.html
│ │ ├── fir_lpf.qip
│ │ ├── fir_lpf.v
│ │ ├── fir_lpf.vec
│ │ ├── fir_lpf.vo
│ │ ├── fir_lpf_ast.vhd
│ │ ├── fir_lpf_bb.v
│ │ ├── fir_lpf_coef_int.txt
│ │ ├── fir_lpf_constraints.tcl
│ │ ├── fir_lpf_input.txt
│ │ ├── fir_lpf_mlab.m
│ │ ├── fir_lpf_model.m
│ │ ├── fir_lpf_msim.tcl
│ │ ├── fir_lpf_nativelink.tcl
│ │ ├── fir_lpf_param.txt
│ │ ├── fir_lpf_silent_param.txt
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│ │ ├── greybox_tmp
│ │ │ └── cbx_args.txt
│ │ ├── incremental_db
│ │ │ ├── README
│ │ │ └── compiled_partitions
│ │ │ ├── CostasLoop.autoh_e40e1.map.cdb
│ │ │ ├── CostasLoop.autoh_e40e1.map.dpi
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│ │ │ ├── auk_dspip_text_pkg.vhd
│ │ │ ├── cord_2c.v
│ │ │ ├── cord_acc_ena.v
│ │ │ ├── cord_en.v
│ │ │ ├── cord_fs.v
│ │ │ ├── cord_init.v
│ │ │ ├── cord_init_pm.v
│ │ │ ├── cord_init_ser.v
│ │ │ ├── cord_init_ser_pm.v
│ │ │ ├── cord_lut.v
│ │ │ ├── cord_lut_1p.v
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│ │ │ ├── cordic_10_m.v
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│ │ │ ├── cordic_zxor_2p_lpm.v
│ │ │ ├── cordic_zxor_ser.v
│ │ │ ├── dop_reg.v
│ │ │ ├── freq_sel_st.v
│ │ │ ├── las.v
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│ │ │ ├── lmsd.v
│ │ │ ├── m_output_blk_reg.v
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│ │ │ ├── mac_i_lpmd.v
│ │ │ ├── segment_arr_tdl.v
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│ │ │ ├── segment_sel_sgl.v
│ │ │ ├── sid_2c_1p.v
│ │ │ └── sop_reg.v
│ │ ├── nco.bsf
│ │ ├── nco.html
│ │ ├── nco.qip
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│ │ ├── nco.vo
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│ │ ├── nco_model.m
│ │ ├── nco_nativelink.tcl
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│ │ ├── nco_st.v
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│ │ ├── nco_tb.vhd
│ │ ├── nco_vho_msim.tcl
│ │ ├── nco_vo_msim.tcl
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│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── CostasLoop.vt.bak
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak1
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak10
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak11
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak2
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│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak7
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak8
│ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak9
│ │ │ ├── E5_carrier.txt
│ │ │ ├── E5_snr100.txt
│ │ │ ├── E5_snr6.txt
│ │ │ ├── df.txt
│ │ │ ├── dfpll.vt
│ │ │ ├── dfpll.vt.bak
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── nco_cos.hex
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│ │ │ ├── nco_sin.hex
│ │ │ ├── nco_sin.ver
│ │ │ ├── oc.txt
│ │ │ ├── rtl_work
│ │ │ │ ├── @code@sync
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @int@sam@judge
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @loop@filter
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ ├── _vmake
│ │ │ │ ├── dfpll
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── dfpll_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
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│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── mult8_16
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
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│ │ │ │ │ └── verilog.psm
│ │ │ │ └── nco
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ └── vsim.wlf
│ │ ├── source
│ │ │ ├── CodeSync.v
│ │ │ ├── CodeSync.v.bak
│ │ │ ├── CostasLoop.v.bak
│ │ │ ├── IntSamJudge.v
│ │ │ ├── IntSamJudge.v.bak
│ │ │ ├── LoopFilter.v
│ │ │ ├── LoopFilter.v.bak
│ │ │ ├── dfpll.v
│ │ │ └── dfpll.v.bak
│ │ ├── tb_fir_lpf.vhd
│ │ └── velocity.log
│ └── E5_DPSKSignalProduce.m
├── Chapter_6
│ ├── E6_1_MLFreEstimate.m
│ ├── E6_2_FFTSim.m
│ ├── E6_3
│ │ ├── E6_3_PSKSignalProduce.m
│ │ └── E6_3_sig.txt
│ ├── E6_4
│ │ ├── FFTEstimate.jdi
│ │ ├── FFTEstimate.qpf
│ │ ├── FFTEstimate.qsf
│ │ ├── FFTEstimate.qws
│ │ ├── FFTEstimate.sdc
│ │ ├── FFTEstimate_nativelink_simulation.rpt
│ │ ├── db
│ │ │ ├── FFTEstimate.db_info
│ │ │ └── FFTEstimate.sld_design_entry.sci
│ │ ├── fft-library
│ │ │ ├── apn_fft_cmult_cpx2_fft_121.vhd
│ │ │ ├── apn_fft_cmult_cpx_fft_121.vhd
│ │ │ ├── apn_fft_mult_can_fft_121.vhd
│ │ │ ├── apn_fft_mult_cpx_1825_fft_121.v
│ │ │ ├── apn_fft_mult_cpx_fft_121.vhd
│ │ │ ├── apn_fftfp_add_fft_121.vhd
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│ │ │ ├── apn_fftfp_core_fft_121.vhd
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│ │ │ ├── apn_fftfp_fft4_fft_121.vhd
│ │ │ ├── apn_fftfp_laststage_fft_121.vhd
│ │ │ ├── apn_fftfp_lsft32_fft_121.vhd
│ │ │ ├── apn_fftfp_mul_2727_fft_121.vhd
│ │ │ ├── apn_fftfp_mul_fft_121.vhd
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│ │ │ ├── apn_fftfp_rsft32_fft_121.vhd
│ │ │ ├── apn_fftfp_rvs_fft_121.vhd
│ │ │ ├── apn_fftfp_rvsctl_fft_121.vhd
│ │ │ ├── apn_fftfp_shift_fft_121.vhd
│ │ │ ├── apn_fftfp_snorm_fft_121.vhd
│ │ │ ├── apn_fftfp_snorm_mul_fft_121.vhd
│ │ │ ├── apn_fftfp_stage_fft_121.vhd
│ │ │ ├── apn_fftfp_sub_fft_121.vhd
│ │ │ ├── apn_fftfp_top_fft_121.ocp
│ │ │ ├── apn_fftfp_top_fft_121.vhd
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│ │ │ ├── apn_fftfpbdr_laststage_fft_121.vhd
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│ │ │ ├── apn_hcc_cntusgn32_fft_121.vhd
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│ │ │ ├── asj_fft_bfp_i_fft_121.vhd
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│ │ │ ├── asj_fft_lcm_mult_fft_121.vhd
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│ │ │ ├── asj_fft_si_de_so_bb_fft_121.vhd
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│ │ │ ├── FFTEstimate.root_partition.map.hbdb.cdb
│ │ │ ├── FFTEstimate.root_partition.map.hbdb.hb_info
│ │ │ ├── FFTEstimate.root_partition.map.hbdb.hdb
│ │ │ ├── FFTEstimate.root_partition.map.hbdb.sig
│ │ │ ├── FFTEstimate.root_partition.map.hdb
│ │ │ └── FFTEstimate.root_partition.map.kpt
│ │ ├── mult16_16.qip
│ │ ├── mult16_16.v
│ │ ├── mult16_16_bb.v
│ │ ├── mult8_8.qip
│ │ ├── mult8_8.v
│ │ ├── mult8_8_bb.v
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── E6_3_sig.txt
│ │ │ ├── FFTEstimate.vt
│ │ │ ├── FFTEstimate.vt.bak
│ │ │ ├── FFTEstimate_run_msim_rtl_verilog.do
│ │ │ ├── FFTEstimate_run_msim_rtl_verilog.do.bak
│ │ │ ├── FFTEstimate_run_msim_rtl_verilog.do.bak1
│ │ │ ├── FFTEstimate_run_msim_rtl_verilog.do.bak2
│ │ │ ├── FFTEstimate_run_msim_rtl_verilog.do.bak3
│ │ │ ├── FFTEstimate_run_msim_rtl_verilog.do.bak4
│ │ │ ├── FFTEstimate_run_msim_rtl_verilog.do.bak5
│ │ │ ├── FFTEstimate_run_msim_rtl_verilog.do.bak6
│ │ │ ├── fft512_1n512sin.hex
│ │ │ ├── fft512_1n512sin.ver
│ │ │ ├── greybox_tmp
│ │ │ │ └── cbx_args.txt
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── mult18_18.qip
│ │ │ ├── rtl_work
│ │ │ │ ├── @f@f@t@estimate
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @f@f@t@estimate_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ ├── _vmake
│ │ │ │ ├── fft512
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── mult16_16
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── mult8_8
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ └── vsim.wlf
│ │ ├── source
│ │ │ ├── FFTEstimate.v
│ │ │ └── FFTEstimate.v.bak
│ │ └── velocity.log
│ ├── E6_5
│ │ ├── AFC
│ │ │ ├── AFC.jdi
│ │ │ ├── AFC.qpf
│ │ │ ├── AFC.qsf
│ │ │ ├── AFC.qws
│ │ │ ├── AFC.sdc
│ │ │ ├── AFC_nativelink_simulation.rpt
│ │ │ ├── fir_compiler-library
│ │ │ │ ├── accum.v
│ │ │ │ ├── addr_cnt_dn.v
│ │ │ │ ├── addr_cnt_dn_poly.v
│ │ │ │ ├── addr_cnt_up.v
│ │ │ │ ├── at_sink_mod.v
│ │ │ │ ├── at_sink_mod_bin.v
│ │ │ │ ├── at_sink_mod_par.v
│ │ │ │ ├── at_src_mod.v
│ │ │ │ ├── at_src_mod_par.v
│ │ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ │ │ ├── auk_dspip_delay_fir_121.vhd
│ │ │ │ ├── auk_dspip_fast_accumulator_fir_121.vhd
│ │ │ │ ├── auk_dspip_fastadd_fir_121.vhd
│ │ │ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ │ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
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│ │ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
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│ │ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
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│ │ │ │ ├── auk_dspip_math_pkg_fir_121.vhd
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│ │ │ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ │ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ │ │ ├── coef_in_conv.v
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│ │ │ │ ├── decoder_we_cen.v
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│ │ │ │ ├── delay_cen.v
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│ │ │ │ ├── delay_mul_cen.v
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│ │ │ │ ├── fir_definitions_pkg_fir_121.vhd
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│ │ │ │ ├── lc_store_cen.v
│ │ │ │ ├── lc_tdl_strat.v
│ │ │ │ ├── lc_tdl_strat_cen.v
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│ │ │ │ ├── mac_tl.v
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│ │ │ │ ├── mcv_ctrl_nc.v
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│ │ │ │ ├── mlu_inf_2reg_cen.v
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│ │ │ │ ├── mlu_nd_cen.v
│ │ │ │ ├── mlu_nd_lc.v
│ │ │ │ ├── mr_acc_ctrl_cen_wr.v
│ │ │ │ ├── mr_acc_ctrl_wr.v
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│ │ │ │ ├── mr_decoder_we_wr.v
│ │ │ │ ├── mr_del_coef_set.v
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│ │ │ │ ├── mr_lcstore_wr.v
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│ │ │ │ ├── mr_mux_2to1_wr.v
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│ │ │ │ ├── mr_upc_reload_wr.v
│ │ │ │ ├── mr_upc_wr.v
│ │ │ │ ├── msft.v
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│ │ │ │ ├── msft_mem_mcoef.v
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│ │ │ │ ├── msft_reseq_mc.v
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│ │ │ │ ├── poly_mac_ctrl_int.v
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│ │ │ │ ├── sadd.v
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│ │ │ │ ├── sadd_cen.v
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│ │ │ │ ├── tsadd_reg_top_cen.v
│ │ │ │ ├── u2ssub.v
│ │ │ │ ├── u2ssub_cen.v
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│ │ │ │ ├── uadd_cen.v
│ │ │ │ └── wr_en_gen.v
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│ │ │ ├── fir_loopfilter.qip
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│ │ │ ├── fir_loopfilter_bb.v
│ │ │ ├── fir_loopfilter_coef_int.txt
│ │ │ ├── fir_loopfilter_constraints.tcl
│ │ │ ├── fir_loopfilter_input.txt
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│ │ │ ├── fir_loopfilter_msim.tcl
│ │ │ ├── fir_loopfilter_nativelink.tcl
│ │ │ ├── fir_loopfilter_param.txt
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│ │ │ ├── fir_lpf.html
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│ │ │ ├── fir_lpf_constraints.tcl
│ │ │ ├── fir_lpf_input.txt
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│ │ │ ├── fir_lpf_model.m
│ │ │ ├── fir_lpf_msim.tcl
│ │ │ ├── fir_lpf_nativelink.tcl
│ │ │ ├── fir_lpf_param.txt
│ │ │ ├── fir_lpf_silent_param.txt
│ │ │ ├── fir_lpf_st.v
│ │ │ ├── greybox_tmp
│ │ │ │ └── cbx_args.txt
│ │ │ ├── incremental_db
│ │ │ │ ├── README
│ │ │ │ └── compiled_partitions
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│ │ │ │ └── modelsim
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│ │ │ │ ├── AFC_run_msim_rtl_verilog.do.bak3
│ │ │ │ ├── E6_5_ConsFSK.txt
│ │ │ │ ├── E6_5_DisConsFSK.txt
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│ │ │ │ ├── nco_cos.hex
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│ │ │ │ │ │ └── verilog.psm
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│ │ │ │ │ ├── _info
│ │ │ │ │ ├── _vmake
│ │ │ │ │ ├── fir_loopfilter
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│ │ │ │ │ │ └── verilog.psm
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│ │ │ │ │ │ ├── _primary.dbs
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│ │ │ │ │ └── nco
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ └── vsim.wlf
│ │ │ ├── source
│ │ │ │ ├── AFC.v
│ │ │ │ ├── AFC.v.bak
│ │ │ │ ├── FrequencyD.v
│ │ │ │ ├── FrequencyD.v.bak
│ │ │ │ ├── greybox_tmp
│ │ │ │ │ └── cbx_args.txt
│ │ │ │ └── mult18_18.qip
│ │ │ ├── tb_fir_loopfilter.vhd
│ │ │ ├── tb_fir_lpf.vhd
│ │ │ └── velocity.log
│ │ ├── E6_5_ConsFSK.txt
│ │ ├── E6_5_DisConsFSK.txt
│ │ └── E6_5_FSKSignalProduce.m
│ └── E6_6_FSKSignalProduce.m
├── Chapter_7
│ ├── E7_1
│ │ ├── DifBitSync.jdi
│ │ ├── DifBitSync.qpf
│ │ ├── DifBitSync.qsf
│ │ ├── DifBitSync.qws
│ │ ├── DifBitSync.sdc
│ │ ├── DifBitSync_nativelink_simulation.rpt
│ │ ├── cos.bsf
│ │ ├── cos.html
│ │ ├── cos.qip
│ │ ├── cos.v
│ │ ├── cos.vec
│ │ ├── cos.vo
│ │ ├── cos_bb.v
│ │ ├── cos_cos.hex
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│ │ ├── cos_vho_msim.tcl
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│ │ ├── cos_wave.do
│ │ ├── db
│ │ │ ├── DifBitSync.(0).cnf.cdb
│ │ │ ├── DifBitSync.(0).cnf.hdb
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│ │ │ ├── DifBitSync.cmp.bpm
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│ │ │ ├── DifBitSync.cycloneive_io_sim_cache.31um_ss_1200mv_85c_slow.hsd
│ │ │ ├── DifBitSync.db_info
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│ │ │ └── logic_util_heursitic.dat
│ │ ├── incremental_db
│ │ │ ├── README
│ │ │ └── compiled_partitions
│ │ │ ├── DifBitSync.autoh_e40e1.map.cdb
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│ │ │ ├── asj_altq.ocp
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│ │ │ └── DifBitSync_time_limited.sof
│ │ ├── simulation
│ │ │ └── modelsim
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│ │ │ ├── DifBitSync_v.sdo
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│ │ │ ├── cos_sin.ver
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│ │ │ │ │ ├── _primary.vhd
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│ │ │ │ ├── @dif@bit@sync
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @dif@bit@sync_vlg_tst
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│ │ │ │ │ └── verilog.psm
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
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│ │ │ │ │ └── verilog.psm
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│ │ │ │ │ └── verilog.psm
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│ │ │ │ ├── _primary.dat
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│ │ │ ├── vish_stacktrace.vstf
│ │ │ └── vsim.wlf
│ │ ├── source
│ │ │ ├── BitSync.v
│ │ │ ├── BitSync.v.bak
│ │ │ ├── DifBitSync.v
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│ │ │ ├── DinProduce.v
│ │ │ ├── DinProduce.v.bak
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│ │ │ ├── clktrans.v.bak
│ │ │ ├── controldivfreq.v
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│ │ │ └── syncout.v
│ │ └── velocity.log
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│ │ ├── DifBitSync.flow.rpt
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│ │ ├── DifBitSync.map.rpt
│ │ ├── DifBitSync.map.smsg
│ │ ├── DifBitSync.map.summary
│ │ ├── DifBitSync.pin
│ │ ├── DifBitSync.qsf
│ │ ├── DifBitSync.qws
│ │ ├── DifBitSync.sof
│ │ ├── DifBitSync.sta.rpt
│ │ ├── DifBitSync.sta.summary
│ │ ├── DifBitSync_description.txt
│ │ ├── DifBitSync_nativelink_simulation.rpt
│ │ ├── DifBitSync_time_limited.sof
│ │ ├── IntBitSync.qpf
│ │ ├── IntBitSync.sdc
│ │ ├── cos.bsf
│ │ ├── cos.html
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│ │ ├── cos.v
│ │ ├── cos.vec
│ │ ├── cos.vo
│ │ ├── cos_bb.v
│ │ ├── cos_cos.hex
│ │ ├── cos_model.m
│ │ ├── cos_nativelink.tcl
│ │ ├── cos_sin.hex
│ │ ├── cos_st.inc
│ │ ├── cos_st.v
│ │ ├── cos_tb.m
│ │ ├── cos_tb.v
│ │ ├── cos_tb.vhd
│ │ ├── cos_vho_msim.tcl
│ │ ├── cos_vo_msim.tcl
│ │ ├── cos_wave.do
│ │ ├── db
│ │ │ ├── DifBitSync.(0).cnf.cdb
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│ │ │ ├── DifBitSync.(1).cnf.cdb
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│ │ │ └── IntBitSync.db_info
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│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @int@bit@sync_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ ├── _vmake
│ │ │ │ ├── clktrans
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── controldivfreq
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── cos
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── integrated
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── monostable
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── phasedetect
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── syncout
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ └── vsim.wlf
│ │ ├── source
│ │ │ ├── BitSync.v
│ │ │ ├── BitSync.v.bak
│ │ │ ├── DinProduce.v
│ │ │ ├── DinProduce.v.bak
│ │ │ ├── IntBitSync.v
│ │ │ ├── IntBitSync.v.bak
│ │ │ ├── clktrans.v
│ │ │ ├── clktrans.v.bak
│ │ │ ├── controldivfreq.v
│ │ │ ├── differpd.v
│ │ │ ├── integrated.v
│ │ │ ├── integrated.v.bak
│ │ │ ├── monostable.v
│ │ │ ├── phasedetect.v
│ │ │ ├── phasedetect.v.bak
│ │ │ ├── syncout.v
│ │ │ └── syncout.v.bak
│ │ └── velocity.log
│ ├── E7_3
│ │ ├── DifBitSync.asm.rpt
│ │ ├── DifBitSync.done
│ │ ├── DifBitSync.eda.rpt
│ │ ├── DifBitSync.fit.rpt
│ │ ├── DifBitSync.fit.smsg
│ │ ├── DifBitSync.fit.summary
│ │ ├── DifBitSync.flow.rpt
│ │ ├── DifBitSync.jdi
│ │ ├── DifBitSync.map.rpt
│ │ ├── DifBitSync.map.smsg
│ │ ├── DifBitSync.map.summary
│ │ ├── DifBitSync.pin
│ │ ├── DifBitSync.qsf
│ │ ├── DifBitSync.qws
│ │ ├── DifBitSync.sof
│ │ ├── DifBitSync.sta.rpt
│ │ ├── DifBitSync.sta.summary
│ │ ├── DifBitSync_description.txt
│ │ ├── DifBitSync_nativelink_simulation.rpt
│ │ ├── DifBitSync_time_limited.sof
│ │ ├── IntBitSync.qpf
│ │ ├── IntBitSync.sdc
│ │ ├── cos.bsf
│ │ ├── cos.html
│ │ ├── cos.qip
│ │ ├── cos.v
│ │ ├── cos.vec
│ │ ├── cos.vo
│ │ ├── cos_bb.v
│ │ ├── cos_cos.hex
│ │ ├── cos_model.m
│ │ ├── cos_nativelink.tcl
│ │ ├── cos_sin.hex
│ │ ├── cos_st.inc
│ │ ├── cos_st.v
│ │ ├── cos_tb.m
│ │ ├── cos_tb.v
│ │ ├── cos_tb.vhd
│ │ ├── cos_vho_msim.tcl
│ │ ├── cos_vo_msim.tcl
│ │ ├── cos_wave.do
│ │ ├── incremental_db
│ │ │ ├── README
│ │ │ └── compiled_partitions
│ │ │ ├── DifBitSync.autoh_e40e1.map.cdb
│ │ │ ├── DifBitSync.autoh_e40e1.map.dpi
│ │ │ ├── DifBitSync.autoh_e40e1.map.hdb
│ │ │ ├── DifBitSync.autoh_e40e1.map.kpt
│ │ │ ├── DifBitSync.autoh_e40e1.map.logdb
│ │ │ ├── DifBitSync.db_info
│ │ │ ├── DifBitSync.nabbo_fd801.map.cdb
│ │ │ ├── DifBitSync.nabbo_fd801.map.dpi
│ │ │ ├── DifBitSync.nabbo_fd801.map.hdb
│ │ │ ├── DifBitSync.nabbo_fd801.map.kpt
│ │ │ ├── DifBitSync.nabbo_fd801.map.logdb
│ │ │ ├── DifBitSync.root_partition.cmp.ammdb
│ │ │ ├── DifBitSync.root_partition.cmp.cdb
│ │ │ ├── DifBitSync.root_partition.cmp.dfp
│ │ │ ├── DifBitSync.root_partition.cmp.hdb
│ │ │ ├── DifBitSync.root_partition.cmp.kpt
│ │ │ ├── DifBitSync.root_partition.cmp.logdb
│ │ │ ├── DifBitSync.root_partition.cmp.rcfdb
│ │ │ ├── DifBitSync.root_partition.map.cdb
│ │ │ ├── DifBitSync.root_partition.map.dpi
│ │ │ ├── DifBitSync.root_partition.map.hbdb.cdb
│ │ │ ├── DifBitSync.root_partition.map.hbdb.hb_info
│ │ │ ├── DifBitSync.root_partition.map.hbdb.hdb
│ │ │ ├── DifBitSync.root_partition.map.hbdb.sig
│ │ │ ├── DifBitSync.root_partition.map.hdb
│ │ │ ├── DifBitSync.root_partition.map.kpt
│ │ │ └── IntBitSync.db_info
│ │ ├── nco-library
│ │ │ ├── asj_altq.ocp
│ │ │ ├── asj_altq.v
│ │ │ ├── asj_altqmcash.ocp
│ │ │ ├── asj_altqmcash.v
│ │ │ ├── asj_altqmcpipe.ocp
│ │ │ ├── asj_altqmcpipe.v
│ │ │ ├── asj_altqmcpipe_rst.v
│ │ │ ├── asj_crd.v
│ │ │ ├── asj_crs.v
│ │ │ ├── asj_dxx.v
│ │ │ ├── asj_dxx_g.v
│ │ │ ├── asj_gal.v
│ │ │ ├── asj_gam.v
│ │ │ ├── asj_gam_dp.v
│ │ │ ├── asj_gar.v
│ │ │ ├── asj_nco_apr_dxx.v
│ │ │ ├── asj_nco_aprid_dxx.v
│ │ │ ├── asj_nco_as_m.v
│ │ │ ├── asj_nco_as_m_cen.v
│ │ │ ├── asj_nco_as_m_dp.v
│ │ │ ├── asj_nco_as_m_dp_cen.v
│ │ │ ├── asj_nco_d1gam.v
│ │ │ ├── asj_nco_derot.v
│ │ │ ├── asj_nco_fxx.v
│ │ │ ├── asj_nco_isdr.v
│ │ │ ├── asj_nco_isdr_mc.v
│ │ │ ├── asj_nco_isdr_throughput2.v
│ │ │ ├── asj_nco_lp_m.v
│ │ │ ├── asj_nco_m.v
│ │ │ ├── asj_nco_madx.v
│ │ │ ├── asj_nco_madx_cen.v
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│ │ │ ├── asj_nco_mady_cen.v
│ │ │ ├── asj_nco_mcin.v
│ │ │ ├── asj_nco_mciosel.v
│ │ │ ├── asj_nco_mcout.v
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│ │ │ ├── asj_nco_mob_w.v
│ │ │ ├── asj_nco_pmd2.v
│ │ │ ├── asj_nco_pmd2gam.v
│ │ │ ├── asj_nco_pxx.v
│ │ │ ├── asj_xnqg.v
│ │ │ ├── auk_dspip_avalon_streaming_block_sink.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_source.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_pe.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source.vhd
│ │ │ ├── auk_dspip_delay.vhd
│ │ │ ├── auk_dspip_lib_pkg.vhd
│ │ │ ├── auk_dspip_math_pkg.vhd
│ │ │ ├── auk_dspip_text_pkg.vhd
│ │ │ ├── cord_2c.v
│ │ │ ├── cord_acc_ena.v
│ │ │ ├── cord_en.v
│ │ │ ├── cord_fs.v
│ │ │ ├── cord_init.v
│ │ │ ├── cord_init_pm.v
│ │ │ ├── cord_init_ser.v
│ │ │ ├── cord_init_ser_pm.v
│ │ │ ├── cord_lut.v
│ │ │ ├── cord_lut_1p.v
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│ │ │ ├── cord_rot_sgl.v
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│ │ │ ├── cordic_10_m.v
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│ │ │ ├── cordic_13_m.v
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│ │ │ ├── cordic_17_m.v
│ │ │ ├── cordic_18_m.v
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│ │ │ ├── cordic_21_m.v
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│ │ │ ├── cordic_23_m.v
│ │ │ ├── cordic_24_m.v
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│ │ │ ├── cordic_28_m.v
│ │ │ ├── cordic_29_m.v
│ │ │ ├── cordic_30_m.v
│ │ │ ├── cordic_31_m.v
│ │ │ ├── cordic_32_m.v
│ │ │ ├── cordic_3_m.v
│ │ │ ├── cordic_4_m.v
│ │ │ ├── cordic_5_m.v
│ │ │ ├── cordic_6_m.v
│ │ │ ├── cordic_7_m.v
│ │ │ ├── cordic_8_m.v
│ │ │ ├── cordic_9_m.v
│ │ │ ├── cordic_axor_0p_lpm.v
│ │ │ ├── cordic_axor_1p_lpm.v
│ │ │ ├── cordic_axor_2p_lpm.v
│ │ │ ├── cordic_axor_ser.v
│ │ │ ├── cordic_cnt.v
│ │ │ ├── cordic_cnt_sig.v
│ │ │ ├── cordic_reg_ser.v
│ │ │ ├── cordic_sxor_0p_lpm.v
│ │ │ ├── cordic_sxor_1p_lpm.v
│ │ │ ├── cordic_sxor_2p_lpm.v
│ │ │ ├── cordic_sxor_ser.v
│ │ │ ├── cordic_zxor_0p_lpm.v
│ │ │ ├── cordic_zxor_1p_lpm.v
│ │ │ ├── cordic_zxor_2p_lpm.v
│ │ │ ├── cordic_zxor_ser.v
│ │ │ ├── dop_reg.v
│ │ │ ├── freq_sel_st.v
│ │ │ ├── las.v
│ │ │ ├── lms.v
│ │ │ ├── lmsd.v
│ │ │ ├── m_output_blk_reg.v
│ │ │ ├── m_output_blk_rw.v
│ │ │ ├── m_output_blk_w.v
│ │ │ ├── mac_i_lpm.v
│ │ │ ├── mac_i_lpmd.v
│ │ │ ├── segment_arr_tdl.v
│ │ │ ├── segment_sel.v
│ │ │ ├── segment_sel_sgl.v
│ │ │ ├── sid_2c_1p.v
│ │ │ └── sop_reg.v
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── DifBitSync_run_msim_rtl_verilog.do
│ │ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak
│ │ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak1
│ │ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak10
│ │ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak11
│ │ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak2
│ │ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak3
│ │ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak4
│ │ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak5
│ │ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak6
│ │ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak7
│ │ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak8
│ │ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak9
│ │ │ ├── IntBitSync.vt
│ │ │ ├── cos_cos.hex
│ │ │ ├── cos_cos.ver
│ │ │ ├── cos_sin.hex
│ │ │ ├── cos_sin.ver
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── @bit@sync
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @din@produce
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @int@bit@sync
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @int@bit@sync_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ ├── _vmake
│ │ │ │ ├── clktrans
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── controldivfreq
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── cos
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── digfilter
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── integrated
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── monostable
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── phasedetect
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── syncout
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ └── vsim.wlf
│ │ ├── source
│ │ │ ├── BitSync.v
│ │ │ ├── BitSync.v.bak
│ │ │ ├── DinProduce.v
│ │ │ ├── DinProduce.v.bak
│ │ │ ├── IntBitSync.v
│ │ │ ├── IntBitSync.v.bak
│ │ │ ├── clktrans.v
│ │ │ ├── clktrans.v.bak
│ │ │ ├── controldivfreq.v
│ │ │ ├── differpd.v
│ │ │ ├── digfilter.v
│ │ │ ├── digfilter.v.bak
│ │ │ ├── integrated.v
│ │ │ ├── integrated.v.bak
│ │ │ ├── monostable.v
│ │ │ ├── phasedetect.v
│ │ │ ├── phasedetect.v.bak
│ │ │ ├── syncout.v
│ │ │ └── syncout.v.bak
│ │ └── velocity.log
│ └── E7_4
│ ├── DifBitSync.asm.rpt
│ ├── DifBitSync.done
│ ├── DifBitSync.eda.rpt
│ ├── DifBitSync.fit.rpt
│ ├── DifBitSync.fit.smsg
│ ├── DifBitSync.fit.summary
│ ├── DifBitSync.flow.rpt
│ ├── DifBitSync.jdi
│ ├── DifBitSync.map.rpt
│ ├── DifBitSync.map.smsg
│ ├── DifBitSync.map.summary
│ ├── DifBitSync.pin
│ ├── DifBitSync.qsf
│ ├── DifBitSync.qws
│ ├── DifBitSync.sof
│ ├── DifBitSync.sta.rpt
│ ├── DifBitSync.sta.summary
│ ├── DifBitSync_description.txt
│ ├── DifBitSync_nativelink_simulation.rpt
│ ├── DifBitSync_time_limited.sof
│ ├── IntBitSync.qpf
│ ├── IntBitSync.sdc
│ ├── cos.bsf
│ ├── cos.html
│ ├── cos.qip
│ ├── cos.v
│ ├── cos.vec
│ ├── cos.vo
│ ├── cos_bb.v
│ ├── cos_cos.hex
│ ├── cos_model.m
│ ├── cos_nativelink.tcl
│ ├── cos_sin.hex
│ ├── cos_st.inc
│ ├── cos_st.v
│ ├── cos_tb.m
│ ├── cos_tb.v
│ ├── cos_tb.vhd
│ ├── cos_vho_msim.tcl
│ ├── cos_vo_msim.tcl
│ ├── cos_wave.do
│ ├── incremental_db
│ │ ├── README
│ │ └── compiled_partitions
│ │ ├── DifBitSync.autoh_e40e1.map.cdb
│ │ ├── DifBitSync.autoh_e40e1.map.dpi
│ │ ├── DifBitSync.autoh_e40e1.map.hdb
│ │ ├── DifBitSync.autoh_e40e1.map.kpt
│ │ ├── DifBitSync.autoh_e40e1.map.logdb
│ │ ├── DifBitSync.db_info
│ │ ├── DifBitSync.nabbo_fd801.map.cdb
│ │ ├── DifBitSync.nabbo_fd801.map.dpi
│ │ ├── DifBitSync.nabbo_fd801.map.hdb
│ │ ├── DifBitSync.nabbo_fd801.map.kpt
│ │ ├── DifBitSync.nabbo_fd801.map.logdb
│ │ ├── DifBitSync.root_partition.cmp.ammdb
│ │ ├── DifBitSync.root_partition.cmp.cdb
│ │ ├── DifBitSync.root_partition.cmp.dfp
│ │ ├── DifBitSync.root_partition.cmp.hdb
│ │ ├── DifBitSync.root_partition.cmp.kpt
│ │ ├── DifBitSync.root_partition.cmp.logdb
│ │ ├── DifBitSync.root_partition.cmp.rcfdb
│ │ ├── DifBitSync.root_partition.map.cdb
│ │ ├── DifBitSync.root_partition.map.dpi
│ │ ├── DifBitSync.root_partition.map.hbdb.cdb
│ │ ├── DifBitSync.root_partition.map.hbdb.hb_info
│ │ ├── DifBitSync.root_partition.map.hbdb.hdb
│ │ ├── DifBitSync.root_partition.map.hbdb.sig
│ │ ├── DifBitSync.root_partition.map.hdb
│ │ ├── DifBitSync.root_partition.map.kpt
│ │ └── IntBitSync.db_info
│ ├── nco-library
│ │ ├── asj_altq.ocp
│ │ ├── asj_altq.v
│ │ ├── asj_altqmcash.ocp
│ │ ├── asj_altqmcash.v
│ │ ├── asj_altqmcpipe.ocp
│ │ ├── asj_altqmcpipe.v
│ │ ├── asj_altqmcpipe_rst.v
│ │ ├── asj_crd.v
│ │ ├── asj_crs.v
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│ │ ├── asj_nco_pmd2gam.v
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│ │ ├── asj_xnqg.v
│ │ ├── auk_dspip_avalon_streaming_block_sink.vhd
│ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs.vhd
│ │ ├── auk_dspip_avalon_streaming_block_source.vhd
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│ │ ├── auk_dspip_avalon_streaming_sink.vhd
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│ │ ├── auk_dspip_text_pkg.vhd
│ │ ├── cord_2c.v
│ │ ├── cord_acc_ena.v
│ │ ├── cord_en.v
│ │ ├── cord_fs.v
│ │ ├── cord_init.v
│ │ ├── cord_init_pm.v
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│ │ ├── cord_init_ser_pm.v
│ │ ├── cord_lut.v
│ │ ├── cord_lut_1p.v
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│ │ ├── cordic_10_m.v
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│ │ ├── cordic_3_m.v
│ │ ├── cordic_4_m.v
│ │ ├── cordic_5_m.v
│ │ ├── cordic_6_m.v
│ │ ├── cordic_7_m.v
│ │ ├── cordic_8_m.v
│ │ ├── cordic_9_m.v
│ │ ├── cordic_axor_0p_lpm.v
│ │ ├── cordic_axor_1p_lpm.v
│ │ ├── cordic_axor_2p_lpm.v
│ │ ├── cordic_axor_ser.v
│ │ ├── cordic_cnt.v
│ │ ├── cordic_cnt_sig.v
│ │ ├── cordic_reg_ser.v
│ │ ├── cordic_sxor_0p_lpm.v
│ │ ├── cordic_sxor_1p_lpm.v
│ │ ├── cordic_sxor_2p_lpm.v
│ │ ├── cordic_sxor_ser.v
│ │ ├── cordic_zxor_0p_lpm.v
│ │ ├── cordic_zxor_1p_lpm.v
│ │ ├── cordic_zxor_2p_lpm.v
│ │ ├── cordic_zxor_ser.v
│ │ ├── dop_reg.v
│ │ ├── freq_sel_st.v
│ │ ├── las.v
│ │ ├── lms.v
│ │ ├── lmsd.v
│ │ ├── m_output_blk_reg.v
│ │ ├── m_output_blk_rw.v
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│ │ ├── mac_i_lpm.v
│ │ ├── mac_i_lpmd.v
│ │ ├── segment_arr_tdl.v
│ │ ├── segment_sel.v
│ │ ├── segment_sel_sgl.v
│ │ ├── sid_2c_1p.v
│ │ └── sop_reg.v
│ ├── simulation
│ │ └── modelsim
│ │ ├── DifBitSync_run_msim_rtl_verilog.do
│ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak
│ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak1
│ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak10
│ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak11
│ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak2
│ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak3
│ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak4
│ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak5
│ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak6
│ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak7
│ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak8
│ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak9
│ │ ├── IntBitSync.vt
│ │ ├── cos_cos.hex
│ │ ├── cos_cos.ver
│ │ ├── cos_sin.hex
│ │ ├── cos_sin.ver
│ │ ├── modelsim.ini
│ │ ├── msim_transcript
│ │ ├── rtl_work
│ │ │ ├── @bit@sync
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── @din@produce
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── @int@bit@sync
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── @int@bit@sync_vlg_tst
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── _info
│ │ │ ├── _vmake
│ │ │ ├── clktrans
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── completdigfilter
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── controldivfreq
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── cos
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── digfilter
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── integrated
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── monostable
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── phasedetect
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ └── syncout
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ └── vsim.wlf
│ ├── source
│ │ ├── BitSync.v
│ │ ├── BitSync.v.bak
│ │ ├── DinProduce.v
│ │ ├── DinProduce.v.bak
│ │ ├── IntBitSync.v
│ │ ├── IntBitSync.v.bak
│ │ ├── clktrans.v
│ │ ├── clktrans.v.bak
│ │ ├── completdigfilter.v
│ │ ├── completdigfilter.v.bak
│ │ ├── controldivfreq.v
│ │ ├── differpd.v
│ │ ├── digfilter.v
│ │ ├── digfilter.v.bak
│ │ ├── integrated.v
│ │ ├── integrated.v.bak
│ │ ├── monostable.v
│ │ ├── phasedetect.v
│ │ ├── phasedetect.v.bak
│ │ ├── syncout.v
│ │ └── syncout.v.bak
│ └── velocity.log
└── Chapter_8
├── E8_1
│ ├── RS232.jdi
│ ├── RS232.qpf
│ ├── RS232.qsf
│ ├── RS232.qws
│ ├── RS232.sdc
│ ├── RS232_nativelink_simulation.rpt
│ ├── incremental_db
│ │ ├── README
│ │ └── compiled_partitions
│ │ ├── RS232.db_info
│ │ ├── RS232.root_partition.cmp.ammdb
│ │ ├── RS232.root_partition.cmp.cdb
│ │ ├── RS232.root_partition.cmp.dfp
│ │ ├── RS232.root_partition.cmp.hdb
│ │ ├── RS232.root_partition.cmp.kpt
│ │ ├── RS232.root_partition.cmp.logdb
│ │ ├── RS232.root_partition.cmp.rcfdb
│ │ ├── RS232.root_partition.map.cdb
│ │ ├── RS232.root_partition.map.dpi
│ │ ├── RS232.root_partition.map.hbdb.cdb
│ │ ├── RS232.root_partition.map.hbdb.hb_info
│ │ ├── RS232.root_partition.map.hbdb.hdb
│ │ ├── RS232.root_partition.map.hbdb.sig
│ │ ├── RS232.root_partition.map.hdb
│ │ └── RS232.root_partition.map.kpt
│ ├── output_files
│ │ ├── RS232.asm.rpt
│ │ ├── RS232.done
│ │ ├── RS232.eda.rpt
│ │ ├── RS232.fit.rpt
│ │ ├── RS232.fit.smsg
│ │ ├── RS232.fit.summary
│ │ ├── RS232.flow.rpt
│ │ ├── RS232.jdi
│ │ ├── RS232.map.rpt
│ │ ├── RS232.map.smsg
│ │ ├── RS232.map.summary
│ │ ├── RS232.pin
│ │ ├── RS232.sof
│ │ ├── RS232.sta.rpt
│ │ └── RS232.sta.summary
│ ├── simulation
│ │ └── modelsim
│ │ ├── RS232.sft
│ │ ├── RS232.vo
│ │ ├── RS232.vt
│ │ ├── RS232.vt.bak
│ │ ├── RS232_8_1200mv_0c_slow.vo
│ │ ├── RS232_8_1200mv_0c_v_slow.sdo
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│ │ ├── RS232_8_1200mv_85c_v_slow.sdo
│ │ ├── RS232_min_1200mv_0c_fast.vo
│ │ ├── RS232_min_1200mv_0c_v_fast.sdo
│ │ ├── RS232_modelsim.xrf
│ │ ├── RS232_run_msim_rtl_verilog.do
│ │ ├── RS232_run_msim_rtl_verilog.do.bak
│ │ ├── RS232_run_msim_rtl_verilog.do.bak1
│ │ ├── RS232_run_msim_rtl_verilog.do.bak10
│ │ ├── RS232_run_msim_rtl_verilog.do.bak11
│ │ ├── RS232_run_msim_rtl_verilog.do.bak2
│ │ ├── RS232_run_msim_rtl_verilog.do.bak3
│ │ ├── RS232_run_msim_rtl_verilog.do.bak4
│ │ ├── RS232_run_msim_rtl_verilog.do.bak5
│ │ ├── RS232_run_msim_rtl_verilog.do.bak6
│ │ ├── RS232_run_msim_rtl_verilog.do.bak7
│ │ ├── RS232_run_msim_rtl_verilog.do.bak8
│ │ ├── RS232_run_msim_rtl_verilog.do.bak9
│ │ ├── RS232_v.sdo
│ │ ├── modelsim.ini
│ │ ├── msim_transcript
│ │ ├── rtl_work
│ │ │ ├── @r@s232
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── @r@s232_vlg_tst
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── _info
│ │ │ ├── _vmake
│ │ │ ├── clock
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── rec
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ └── tra
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ └── vsim.wlf
│ └── source
│ ├── RS232.v
│ ├── RS232.v.bak
│ ├── clock.v
│ ├── clock.v.bak
│ ├── rec.v
│ ├── rec.v.bak
│ ├── tra.v
│ └── tra.v.bak
├── E8_2
│ ├── FrameSync.jdi
│ ├── FrameSync.qpf
│ ├── FrameSync.qsf
│ ├── FrameSync.sdc
│ ├── FrameSync_nativelink_simulation.rpt
│ ├── incremental_db
│ │ ├── README
│ │ └── compiled_partitions
│ │ ├── FrameSync.db_info
│ │ ├── FrameSync.root_partition.cmp.ammdb
│ │ ├── FrameSync.root_partition.cmp.cdb
│ │ ├── FrameSync.root_partition.cmp.dfp
│ │ ├── FrameSync.root_partition.cmp.hdb
│ │ ├── FrameSync.root_partition.cmp.kpt
│ │ ├── FrameSync.root_partition.cmp.logdb
│ │ ├── FrameSync.root_partition.cmp.rcfdb
│ │ ├── FrameSync.root_partition.map.cdb
│ │ ├── FrameSync.root_partition.map.dpi
│ │ ├── FrameSync.root_partition.map.hbdb.cdb
│ │ ├── FrameSync.root_partition.map.hbdb.hb_info
│ │ ├── FrameSync.root_partition.map.hbdb.hdb
│ │ ├── FrameSync.root_partition.map.hbdb.sig
│ │ ├── FrameSync.root_partition.map.hdb
│ │ └── FrameSync.root_partition.map.kpt
│ ├── simulation
│ │ └── modelsim
│ │ ├── FrameSync.sft
│ │ ├── FrameSync.vo
│ │ ├── FrameSync.vt
│ │ ├── FrameSync.vt.bak
│ │ ├── FrameSync_8_1200mv_0c_slow.vo
│ │ ├── FrameSync_8_1200mv_0c_v_slow.sdo
│ │ ├── FrameSync_8_1200mv_85c_slow.vo
│ │ ├── FrameSync_8_1200mv_85c_v_slow.sdo
│ │ ├── FrameSync_min_1200mv_0c_fast.vo
│ │ ├── FrameSync_min_1200mv_0c_v_fast.sdo
│ │ ├── FrameSync_modelsim.xrf
│ │ ├── FrameSync_run_msim_rtl_verilog.do
│ │ ├── FrameSync_run_msim_rtl_verilog.do.bak
│ │ ├── FrameSync_run_msim_rtl_verilog.do.bak1
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│ │ ├── FrameSync_run_msim_rtl_verilog.do.bak2
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│ │ ├── FrameSync_run_msim_rtl_verilog.do.bak8
│ │ ├── FrameSync_run_msim_rtl_verilog.do.bak9
│ │ ├── FrameSync_v.sdo
│ │ ├── modelsim.ini
│ │ ├── msim_transcript
│ │ ├── rtl_work
│ │ │ ├── @frame@sync
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── @frame@sync_vlg_tst
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── _info
│ │ │ ├── _vmake
│ │ │ ├── check
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── search
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ └── sync
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ └── vsim.wlf
│ └── source
│ ├── FrameSync.v
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│ ├── check.v
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│ ├── sync.v.bak
│ └── tst_framesync.vhd
├── E8_2_check
│ ├── FrameSync.jdi
│ ├── FrameSync.qpf
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│ ├── incremental_db
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│ │ └── compiled_partitions
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│ ├── simulation
│ │ └── modelsim
│ │ ├── FrameSync.sft
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│ │ ├── FrameSync_run_msim_rtl_verilog.do
│ │ ├── FrameSync_run_msim_rtl_verilog.do.bak
│ │ ├── FrameSync_run_msim_rtl_verilog.do.bak1
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│ │ ├── FrameSync_run_msim_rtl_verilog.do.bak11
│ │ ├── FrameSync_run_msim_rtl_verilog.do.bak2
│ │ ├── FrameSync_run_msim_rtl_verilog.do.bak3
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│ │ ├── FrameSync_run_msim_rtl_verilog.do.bak5
│ │ ├── FrameSync_run_msim_rtl_verilog.do.bak6
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│ │ │ ├── @frame@sync
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│ │ │ ├── _vmake
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│ └── source
│ ├── FrameSync.v
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│ └── sync.v.bak
└── E8_2_search
├── FrameSync.jdi
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├── FrameSync.qws
├── FrameSync_nativelink_simulation.rpt
├── incremental_db
│ ├── README
│ └── compiled_partitions
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├── simulation
│ └── modelsim
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│ │ ├── _info
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268 directories, 4748 files
数字通信同步技术的MATLAB与FPGA实现——AlteraVerilog版（2到8）
【实例截图】
【核心代码】
数字通信同步技术的MATLAB与FPGA实现——AlteraVerilog版
└── 数字通信同步技术的MATLAB与FPGA实现——AlteraVerilog版
├── Chapter_2
│ ├── E2_1_SymbExam
│ │ ├── SymbExam.jdi
│ │ ├── SymbExam.qpf
│ │ ├── SymbExam.qsf
│ │ ├── SymbExam.qws
│ │ ├── SymbExam_nativelink_simulation.rpt
│ │ ├── incremental_db
│ │ │ ├── README
│ │ │ └── compiled_partitions
│ │ │ ├── SymbExam.db_info
│ │ │ ├── SymbExam.root_partition.cmp.ammdb
│ │ │ ├── SymbExam.root_partition.cmp.cdb
│ │ │ ├── SymbExam.root_partition.cmp.dfp
│ │ │ ├── SymbExam.root_partition.cmp.hdb
│ │ │ ├── SymbExam.root_partition.cmp.kpt
│ │ │ ├── SymbExam.root_partition.cmp.logdb
│ │ │ ├── SymbExam.root_partition.cmp.rcfdb
│ │ │ ├── SymbExam.root_partition.map.cdb
│ │ │ ├── SymbExam.root_partition.map.dpi
│ │ │ ├── SymbExam.root_partition.map.hbdb.cdb
│ │ │ ├── SymbExam.root_partition.map.hbdb.hb_info
│ │ │ ├── SymbExam.root_partition.map.hbdb.hdb
│ │ │ ├── SymbExam.root_partition.map.hbdb.sig
│ │ │ ├── SymbExam.root_partition.map.hdb
│ │ │ └── SymbExam.root_partition.map.kpt
│ │ ├── quartus_nativelink_synthesis.log
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── SymbExam.sft
│ │ │ ├── SymbExam.vo
│ │ │ ├── SymbExam.vt
│ │ │ ├── SymbExam.vt.bak
│ │ │ ├── SymbExam_8_1200mv_0c_slow.vo
│ │ │ ├── SymbExam_8_1200mv_0c_v_slow.sdo
│ │ │ ├── SymbExam_8_1200mv_85c_slow.vo
│ │ │ ├── SymbExam_8_1200mv_85c_v_slow.sdo
│ │ │ ├── SymbExam_min_1200mv_0c_fast.vo
│ │ │ ├── SymbExam_min_1200mv_0c_v_fast.sdo
│ │ │ ├── SymbExam_modelsim.xrf
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak1
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak2
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak3
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak4
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak5
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak6
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak7
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak8
│ │ │ ├── SymbExam_run_msim_rtl_verilog.do.bak9
│ │ │ ├── SymbExam_v.sdo
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── @symb@exam
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @symb@exam_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ └── _vmake
│ │ │ └── vsim.wlf
│ │ ├── source
│ │ │ ├── SymbExam.v
│ │ │ └── SymbExam.v.bak
│ │ └── synplify_SymbExam_work
│ │ ├── SymbExam.sdc
│ │ └── SymbExam_alt.tcl
│ ├── E2_2_QuantArith.m
│ └── FirCoe.txt
├── Chapter_3
│ ├── E3_CloseLoopFreqResponse.m
│ ├── E3_ErrorFreqResponse.m
│ └── E3_TransientResponse.m
├── Chapter_4
│ ├── E4_1_DirectCarrier
│ │ └── SyncCarrier
│ │ ├── Dpsk.asm.rpt
│ │ ├── Dpsk.done
│ │ ├── Dpsk.eda.rpt
│ │ ├── Dpsk.fit.rpt
│ │ ├── Dpsk.fit.smsg
│ │ ├── Dpsk.fit.summary
│ │ ├── Dpsk.flow.rpt
│ │ ├── Dpsk.jdi
│ │ ├── Dpsk.map.rpt
│ │ ├── Dpsk.map.summary
│ │ ├── Dpsk.pin
│ │ ├── Dpsk.qsf
│ │ ├── Dpsk.qws
│ │ ├── Dpsk.sof
│ │ ├── Dpsk.sta.rpt
│ │ ├── Dpsk.sta.summary
│ │ ├── Dpsk_assignment_defaults.qdf
│ │ ├── Dpsk_description.txt
│ │ ├── Dpsk_nativelink_simulation.rpt
│ │ ├── Dpsk_time_limited.sof
│ │ ├── SyncCarrier.qpf
│ │ ├── SyncCarrier.sdc
│ │ ├── db
│ │ │ ├── Dpsk.db_info
│ │ │ └── Dpsk.sld_design_entry.sci
│ │ ├── dds.bsf
│ │ ├── dds.html
│ │ ├── dds.qip
│ │ ├── dds.v
│ │ ├── dds.vec
│ │ ├── dds.vo
│ │ ├── dds_bb.v
│ │ ├── dds_cos.hex
│ │ ├── dds_model.m
│ │ ├── dds_nativelink.tcl
│ │ ├── dds_sin.hex
│ │ ├── dds_st.inc
│ │ ├── dds_st.v
│ │ ├── dds_tb.m
│ │ ├── dds_tb.v
│ │ ├── dds_tb.vhd
│ │ ├── dds_vho_msim.tcl
│ │ ├── dds_vo_msim.tcl
│ │ ├── dds_wave.do
│ │ ├── fir_compiler-library
│ │ │ ├── accum.v
│ │ │ ├── addr_cnt_dn.v
│ │ │ ├── addr_cnt_dn_poly.v
│ │ │ ├── addr_cnt_up.v
│ │ │ ├── at_sink_mod.v
│ │ │ ├── at_sink_mod_bin.v
│ │ │ ├── at_sink_mod_par.v
│ │ │ ├── at_src_mod.v
│ │ │ ├── at_src_mod_par.v
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ │ ├── auk_dspip_delay_fir_121.vhd
│ │ │ ├── auk_dspip_fast_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fastadd_fir_121.vhd
│ │ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ │ ├── coef_in_conv.v
│ │ │ ├── dat_mm_brg.v
│ │ │ ├── dat_store.v
│ │ │ ├── dat_store_c.v
│ │ │ ├── data_cnt_dn_stat.v
│ │ │ ├── data_cnt_up.v
│ │ │ ├── data_sel_dec.v
│ │ │ ├── decoder_we.v
│ │ │ ├── decoder_we_cen.v
│ │ │ ├── delay.v
│ │ │ ├── delay_cen.v
│ │ │ ├── delay_mul.v
│ │ │ ├── delay_mul_cen.v
│ │ │ ├── delay_mux.v
│ │ │ ├── delay_mux_mch_odd.v
│ │ │ ├── delay_mux_mch_odd_mcv.v
│ │ │ ├── delay_trig.v
│ │ │ ├── delay_trig_cen.v
│ │ │ ├── eab_tdl_hc.v
│ │ │ ├── eab_tdl_strat.v
│ │ │ ├── eab_tdl_strat_mram.v
│ │ │ ├── fir_definitions_pkg_fir_121.vhd
│ │ │ ├── lc_store.v
│ │ │ ├── lc_store_cen.v
│ │ │ ├── lc_tdl_strat.v
│ │ │ ├── lc_tdl_strat_cen.v
│ │ │ ├── mac_tl.ocp
│ │ │ ├── mac_tl.v
│ │ │ ├── maccum.v
│ │ │ ├── maccum_cen.v
│ │ │ ├── mcv_ctrl_deci.v
│ │ │ ├── mcv_ctrl_nc.v
│ │ │ ├── mlu.v
│ │ │ ├── mlu_dly1.v
│ │ │ ├── mlu_dly2.v
│ │ │ ├── mlu_inf_1reg.v
│ │ │ ├── mlu_inf_1reg_cen.v
│ │ │ ├── mlu_inf_2reg.v
│ │ │ ├── mlu_inf_2reg_cen.v
│ │ │ ├── mlu_nd.v
│ │ │ ├── mlu_nd_cen.v
│ │ │ ├── mlu_nd_lc.v
│ │ │ ├── mr_acc_ctrl_cen_wr.v
│ │ │ ├── mr_acc_ctrl_wr.v
│ │ │ ├── mr_accum_wr.v
│ │ │ ├── mr_decoder_we_wr.v
│ │ │ ├── mr_del_coef_set.v
│ │ │ ├── mr_dnc_wr.v
│ │ │ ├── mr_lcdelay_wr.v
│ │ │ ├── mr_lcstore_wr.v
│ │ │ ├── mr_lrdy_wr.v
│ │ │ ├── mr_mux_2to1_cen_wr.v
│ │ │ ├── mr_mux_2to1_wr.v
│ │ │ ├── mr_ser_shift_wr.v
│ │ │ ├── mr_upc_reload_wr.v
│ │ │ ├── mr_upc_wr.v
│ │ │ ├── msft.v
│ │ │ ├── msft_data.v
│ │ │ ├── msft_data_reseq.v
│ │ │ ├── msft_data_reseq_mc.v
│ │ │ ├── msft_lt_128.v
│ │ │ ├── msft_lt_32.v
│ │ │ ├── msft_mcv.v
│ │ │ ├── msft_mem.v
│ │ │ ├── msft_mem_coef.v
│ │ │ ├── msft_mem_hc.v
│ │ │ ├── msft_mem_mcoef.v
│ │ │ ├── msft_mem_reseq.v
│ │ │ ├── msft_mem_reseq_hc.v
│ │ │ ├── msft_mem_reseq_mcycle.v
│ │ │ ├── msft_reseq_mc.v
│ │ │ ├── msft_scv.v
│ │ │ ├── mul_add.v
│ │ │ ├── mux_16.v
│ │ │ ├── mux_16_cen.v
│ │ │ ├── mux_2to1.v
│ │ │ ├── mux_2to1_cen.v
│ │ │ ├── mux_2to1_comb.v
│ │ │ ├── mux_nc.v
│ │ │ ├── par_ctrl.v
│ │ │ ├── par_ld_ser_tdl_nc.v
│ │ │ ├── par_ld_ser_tdl_wr.v
│ │ │ ├── para_tdl.v
│ │ │ ├── pll_fir.v
│ │ │ ├── poly_mac_ctrl_dec.v
│ │ │ ├── poly_mac_ctrl_int.v
│ │ │ ├── ram_2pt_mram_cen.v
│ │ │ ├── ram_2pt_var.v
│ │ │ ├── ram_2pt_var_cen.v
│ │ │ ├── ram_2pt_var_cen_hc.v
│ │ │ ├── ram_inf.v
│ │ │ ├── ram_lut.v
│ │ │ ├── ram_lut_cen.v
│ │ │ ├── rnd_dat.v
│ │ │ ├── rom_6_lut.v
│ │ │ ├── rom_6_lut_r.v
│ │ │ ├── rom_lut.v
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│ │ │ ├── rom_lut_r.v
│ │ │ ├── rom_lut_r_cen.v
│ │ │ ├── rom_mset_lut.v
│ │ │ ├── rom_mset_lut_r.v
│ │ │ ├── rom_mset_lut_r_cen.v
│ │ │ ├── rom_mset_lut_r_cen_wr.v
│ │ │ ├── rom_mset_lut_r_wr.v
│ │ │ ├── sadd.v
│ │ │ ├── sadd_c.v
│ │ │ ├── sadd_c_cen.v
│ │ │ ├── sadd_cen.v
│ │ │ ├── sadd_load.v
│ │ │ ├── sadd_lpm.v
│ │ │ ├── sadd_lpm_cen.v
│ │ │ ├── sadd_lpm_reg_top_cen.v
│ │ │ ├── sadd_reg_top.v
│ │ │ ├── sadd_reg_top_cen.v
│ │ │ ├── sadd_sub.v
│ │ │ ├── sat_dat.v
│ │ │ ├── sc_add.v
│ │ │ ├── scale_accum.v
│ │ │ ├── scale_accum_cen.v
│ │ │ ├── scale_shft_comb.v
│ │ │ ├── scale_shft_comb_cen.v
│ │ │ ├── scv_ctrl.v
│ │ │ ├── scv_ctrl_deci.v
│ │ │ ├── ser_ctrl_cen.v
│ │ │ ├── ser_shft.v
│ │ │ ├── ser_shft_cen.v
│ │ │ ├── ser_shift.v
│ │ │ ├── sgn_ext.v
│ │ │ ├── shift_in.v
│ │ │ ├── shift_out.v
│ │ │ ├── slave2slave.v
│ │ │ ├── ssub.v
│ │ │ ├── ssub_c.v
│ │ │ ├── ssub_cen.v
│ │ │ ├── ssub_lpm.v
│ │ │ ├── ssub_lpm_cen.v
│ │ │ ├── sym_add_ser.v
│ │ │ ├── sym_add_ser_cen.v
│ │ │ ├── sym_sub_ser_cen.v
│ │ │ ├── tdl_da_lc.v
│ │ │ ├── trig_buf.v
│ │ │ ├── trig_buf_l.v
│ │ │ ├── trig_buf_r.v
│ │ │ ├── tsadd.v
│ │ │ ├── tsadd_c.v
│ │ │ ├── tsadd_c_cen.v
│ │ │ ├── tsadd_cen.v
│ │ │ ├── tsadd_lpm.v
│ │ │ ├── tsadd_lpm_cen.v
│ │ │ ├── tsadd_lpm_reg_top_cen.v
│ │ │ ├── tsadd_reg_top_cen.v
│ │ │ ├── u2ssub.v
│ │ │ ├── u2ssub_cen.v
│ │ │ ├── uadd.v
│ │ │ ├── uadd_cen.v
│ │ │ └── wr_en_gen.v
│ │ ├── greybox_tmp
│ │ │ └── cbx_args.txt
│ │ ├── incremental_db
│ │ │ ├── README
│ │ │ └── compiled_partitions
│ │ │ ├── Dpsk.autoh_e40e1.map.dpi
│ │ │ ├── Dpsk.autoh_e40e1.map.kpt
│ │ │ ├── Dpsk.autoh_e40e1.map.logdb
│ │ │ ├── Dpsk.db_info
│ │ │ ├── Dpsk.nabbo_fd801.map.dpi
│ │ │ ├── Dpsk.nabbo_fd801.map.kpt
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│ │ │ ├── Dpsk.root_partition.map.dpi
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│ │ │ └── SyncCarrier.db_info
│ │ ├── mult.qip
│ │ ├── mult.v
│ │ ├── mult_bb.v
│ │ ├── nco-library
│ │ │ ├── asj_altq.ocp
│ │ │ ├── asj_altq.v
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│ │ │ ├── asj_altqmcash.v
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│ │ │ ├── asj_dxx_g.v
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│ │ │ ├── asj_gam_dp.v
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│ │ │ ├── asj_nco_as_m_dp_cen.v
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│ │ │ ├── asj_nco_fxx.v
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│ │ │ ├── asj_nco_isdr_throughput2.v
│ │ │ ├── asj_nco_lp_m.v
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│ │ │ ├── asj_nco_mady_cen.v
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│ │ │ ├── asj_nco_mob_sw.v
│ │ │ ├── asj_nco_mob_w.v
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│ │ │ ├── asj_nco_pmd2gam.v
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│ │ │ ├── asj_xnqg.v
│ │ │ ├── auk_dspip_avalon_streaming_block_sink.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_source.vhd
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│ │ │ ├── auk_dspip_avalon_streaming_controller_pe.vhd
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│ │ │ ├── cord_2c.v
│ │ │ ├── cord_acc_ena.v
│ │ │ ├── cord_en.v
│ │ │ ├── cord_fs.v
│ │ │ ├── cord_init.v
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│ │ │ ├── cord_init_ser_pm.v
│ │ │ ├── cord_lut.v
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│ │ │ ├── cordic_axor_0p_lpm.v
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│ │ │ ├── cordic_axor_2p_lpm.v
│ │ │ ├── cordic_axor_ser.v
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│ │ │ ├── cordic_reg_ser.v
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│ │ │ ├── cordic_sxor_ser.v
│ │ │ ├── cordic_zxor_0p_lpm.v
│ │ │ ├── cordic_zxor_1p_lpm.v
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│ │ │ ├── cordic_zxor_ser.v
│ │ │ ├── dop_reg.v
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│ │ │ ├── las.v
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│ │ │ ├── lmsd.v
│ │ │ ├── m_output_blk_reg.v
│ │ │ ├── m_output_blk_rw.v
│ │ │ ├── m_output_blk_w.v
│ │ │ ├── mac_i_lpm.v
│ │ │ ├── mac_i_lpmd.v
│ │ │ ├── segment_arr_tdl.v
│ │ │ ├── segment_sel.v
│ │ │ ├── segment_sel_sgl.v
│ │ │ ├── sid_2c_1p.v
│ │ │ └── sop_reg.v
│ │ ├── serv_req_info.txt
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── Dpsk.vt.bak
│ │ │ ├── Dpsk_run_msim_rtl_verilog.do
│ │ │ ├── Dpsk_run_msim_rtl_verilog.do.bak
│ │ │ ├── Dpsk_run_msim_rtl_verilog.do.bak1
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│ │ │ ├── Dpsk_run_msim_rtl_verilog.do.bak9
│ │ │ ├── SamSin100dB_in.txt
│ │ │ ├── SamSquare100dB_in.txt
│ │ │ ├── Snr100dB_in.txt
│ │ │ ├── Snr10dB_in.txt
│ │ │ ├── SyncCarrier.vht
│ │ │ ├── SyncCarrier.vt
│ │ │ ├── SyncCarrier.vt.bak
│ │ │ ├── dds_cos.hex
│ │ │ ├── dds_cos.ver
│ │ │ ├── dds_sin.hex
│ │ │ ├── dds_sin.ver
│ │ │ ├── df.txt
│ │ │ ├── df0.txt
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├── Chapter_5
│ ├── E5_1
│ │ ├── E5_1_Bandpass.m
│ │ ├── E5_1_LoopDesign.m
│ │ ├── E5_1_SigAnalysis.M
│ │ └── SquareLoop
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│ │ ├── SquareLoop_nativelink_simulation.rpt
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│ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak6
│ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak7
│ │ │ ├── SquareLoop_run_msim_rtl_verilog.do.bak8
│ │ │ ├── df.txt
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── nco_cos.hex
│ │ │ ├── nco_cos.ver
│ │ │ ├── nco_sin.hex
│ │ │ ├── nco_sin.ver
│ │ │ ├── oc.txt
│ │ │ ├── rtl_work
│ │ │ │ ├── @loop@filter
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @pole@parallel
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @square@loop
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @square@loop_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @zero@parallel
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ ├── _vmake
│ │ │ │ ├── bandpass
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── iir_lpf
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── mult1206
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── mult15_15
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── mult1948
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── mult250
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── mult2881
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── mult3660
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── mult4085
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── mult8_8
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── nco
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ └── vsim.wlf
│ │ ├── source
│ │ │ ├── LoopFilter.v
│ │ │ ├── LoopFilter.v.bak
│ │ │ ├── PoleParallel.v
│ │ │ ├── PoleParallel.v.bak
│ │ │ ├── SquareLoop.v
│ │ │ ├── SquareLoop.v.bak
│ │ │ ├── ZeroParallel.v
│ │ │ ├── ZeroParallel.v.bak
│ │ │ ├── bandpass.v
│ │ │ ├── bandpass.v.bak
│ │ │ ├── greybox_tmp
│ │ │ │ └── cbx_args.txt
│ │ │ ├── iir_lpf.v
│ │ │ ├── iir_lpf.v.bak
│ │ │ ├── mult1206.qip
│ │ │ ├── mult1948.qip
│ │ │ ├── mult250.qip
│ │ │ ├── mult2881.qip
│ │ │ ├── mult3660.qip
│ │ │ └── mult4085.qip
│ │ └── velocity.log
│ ├── E5_2
│ │ ├── CostasLoop
│ │ │ ├── CostasLoop.jdi
│ │ │ ├── CostasLoop.qpf
│ │ │ ├── CostasLoop.qsf
│ │ │ ├── CostasLoop.qws
│ │ │ ├── CostasLoop.sdc
│ │ │ ├── CostasLoop_nativelink_simulation.rpt
│ │ │ ├── fir_compiler-library
│ │ │ │ ├── accum.v
│ │ │ │ ├── addr_cnt_dn.v
│ │ │ │ ├── addr_cnt_dn_poly.v
│ │ │ │ ├── addr_cnt_up.v
│ │ │ │ ├── at_sink_mod.v
│ │ │ │ ├── at_sink_mod_bin.v
│ │ │ │ ├── at_sink_mod_par.v
│ │ │ │ ├── at_src_mod.v
│ │ │ │ ├── at_src_mod_par.v
│ │ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│ │ │ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ │ │ ├── auk_dspip_delay_fir_121.vhd
│ │ │ │ ├── auk_dspip_fast_accumulator_fir_121.vhd
│ │ │ │ ├── auk_dspip_fastadd_fir_121.vhd
│ │ │ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ │ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ │ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ │ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ │ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ │ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ │ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ │ │ ├── coef_in_conv.v
│ │ │ │ ├── dat_mm_brg.v
│ │ │ │ ├── dat_store.v
│ │ │ │ ├── dat_store_c.v
│ │ │ │ ├── data_cnt_dn_stat.v
│ │ │ │ ├── data_cnt_up.v
│ │ │ │ ├── data_sel_dec.v
│ │ │ │ ├── decoder_we.v
│ │ │ │ ├── decoder_we_cen.v
│ │ │ │ ├── delay.v
│ │ │ │ ├── delay_cen.v
│ │ │ │ ├── delay_mul.v
│ │ │ │ ├── delay_mul_cen.v
│ │ │ │ ├── delay_mux.v
│ │ │ │ ├── delay_mux_mch_odd.v
│ │ │ │ ├── delay_mux_mch_odd_mcv.v
│ │ │ │ ├── delay_trig.v
│ │ │ │ ├── delay_trig_cen.v
│ │ │ │ ├── eab_tdl_hc.v
│ │ │ │ ├── eab_tdl_strat.v
│ │ │ │ ├── eab_tdl_strat_mram.v
│ │ │ │ ├── fir_definitions_pkg_fir_121.vhd
│ │ │ │ ├── lc_store.v
│ │ │ │ ├── lc_store_cen.v
│ │ │ │ ├── lc_tdl_strat.v
│ │ │ │ ├── lc_tdl_strat_cen.v
│ │ │ │ ├── mac_tl.ocp
│ │ │ │ ├── mac_tl.v
│ │ │ │ ├── maccum.v
│ │ │ │ ├── maccum_cen.v
│ │ │ │ ├── mcv_ctrl_deci.v
│ │ │ │ ├── mcv_ctrl_nc.v
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│ │ │ │ ├── mlu_dly2.v
│ │ │ │ ├── mlu_inf_1reg.v
│ │ │ │ ├── mlu_inf_1reg_cen.v
│ │ │ │ ├── mlu_inf_2reg.v
│ │ │ │ ├── mlu_inf_2reg_cen.v
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│ │ │ │ ├── mlu_nd_cen.v
│ │ │ │ ├── mlu_nd_lc.v
│ │ │ │ ├── mr_acc_ctrl_cen_wr.v
│ │ │ │ ├── mr_acc_ctrl_wr.v
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│ │ │ │ ├── mr_decoder_we_wr.v
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│ │ │ │ ├── mr_lcstore_wr.v
│ │ │ │ ├── mr_lrdy_wr.v
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│ │ │ │ ├── mr_mux_2to1_wr.v
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│ │ │ │ ├── mr_upc_wr.v
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│ │ │ │ ├── msft_mcv.v
│ │ │ │ ├── msft_mem.v
│ │ │ │ ├── msft_mem_coef.v
│ │ │ │ ├── msft_mem_hc.v
│ │ │ │ ├── msft_mem_mcoef.v
│ │ │ │ ├── msft_mem_reseq.v
│ │ │ │ ├── msft_mem_reseq_hc.v
│ │ │ │ ├── msft_mem_reseq_mcycle.v
│ │ │ │ ├── msft_reseq_mc.v
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│ │ │ │ ├── mux_16_cen.v
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│ │ │ │ ├── rom_mset_lut_r_wr.v
│ │ │ │ ├── sadd.v
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│ │ │ │ ├── sym_add_ser_cen.v
│ │ │ │ ├── sym_sub_ser_cen.v
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│ │ │ │ ├── tsadd_reg_top_cen.v
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│ │ │ ├── fir_lpf.vo
│ │ │ ├── fir_lpf_ast.vhd
│ │ │ ├── fir_lpf_bb.v
│ │ │ ├── fir_lpf_coef_int.txt
│ │ │ ├── fir_lpf_constraints.tcl
│ │ │ ├── fir_lpf_input.txt
│ │ │ ├── fir_lpf_mlab.m
│ │ │ ├── fir_lpf_model.m
│ │ │ ├── fir_lpf_msim.tcl
│ │ │ ├── fir_lpf_nativelink.tcl
│ │ │ ├── fir_lpf_param.txt
│ │ │ ├── fir_lpf_silent_param.txt
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│ │ │ ├── greybox_tmp
│ │ │ │ └── cbx_args.txt
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│ │ │ │ └── compiled_partitions
│ │ │ │ ├── CostasLoop.autoh_e40e1.map.cdb
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│ │ │ ├── nco-library
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│ │ │ │ ├── cordic_26_m.v
│ │ │ │ ├── cordic_27_m.v
│ │ │ │ ├── cordic_28_m.v
│ │ │ │ ├── cordic_29_m.v
│ │ │ │ ├── cordic_30_m.v
│ │ │ │ ├── cordic_31_m.v
│ │ │ │ ├── cordic_32_m.v
│ │ │ │ ├── cordic_3_m.v
│ │ │ │ ├── cordic_4_m.v
│ │ │ │ ├── cordic_5_m.v
│ │ │ │ ├── cordic_6_m.v
│ │ │ │ ├── cordic_7_m.v
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│ │ │ │ ├── cordic_9_m.v
│ │ │ │ ├── cordic_axor_0p_lpm.v
│ │ │ │ ├── cordic_axor_1p_lpm.v
│ │ │ │ ├── cordic_axor_2p_lpm.v
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│ │ │ │ ├── cordic_cnt_sig.v
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│ │ │ ├── nco.bsf
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│ │ │ ├── nco_nativelink.tcl
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│ │ │ ├── nco_st.v
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│ │ │ ├── nco_tb.v
│ │ │ ├── nco_tb.vhd
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│ │ │ ├── simulation
│ │ │ │ └── modelsim
│ │ │ │ ├── CostasLoop.vt
│ │ │ │ ├── CostasLoop.vt.bak
│ │ │ │ ├── CostasLoop_run_msim_rtl_verilog.do
│ │ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak
│ │ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak1
│ │ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak10
│ │ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak2
│ │ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak3
│ │ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak4
│ │ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak5
│ │ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak6
│ │ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak7
│ │ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak8
│ │ │ │ ├── CostasLoop_run_msim_rtl_verilog.do.bak9
│ │ │ │ ├── E5_carrier.txt
│ │ │ │ ├── E5_snr100.txt
│ │ │ │ ├── E5_snr6.txt
│ │ │ │ ├── df.txt
│ │ │ │ ├── modelsim.ini
│ │ │ │ ├── msim_transcript
│ │ │ │ ├── nco_cos.hex
│ │ │ │ ├── nco_cos.ver
│ │ │ │ ├── nco_sin.hex
│ │ │ │ ├── nco_sin.ver
│ │ │ │ ├── oc.txt
│ │ │ │ ├── rtl_work
│ │ │ │ │ ├── @costas@loop
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── @costas@loop_vlg_tst
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── @loop@filter
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── _info
│ │ │ │ │ ├── _vmake
│ │ │ │ │ ├── fir_lpf
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── mult8_8
│ │ │ │ │ │ ├── _primary.dat
│ │ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ │ ├── verilog.prw
│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ └── nco
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── vsim.wlf
│ │ │ ├── source
│ │ │ │ ├── CostasLoop.v
│ │ │ │ ├── CostasLoop.v.bak
│ │ │ │ ├── LoopFilter.v
│ │ │ │ └── LoopFilter.v.bak
│ │ │ ├── tb_fir_lpf.vhd
│ │ │ └── velocity.log
│ │ ├── E5_2_LPF.M
│ │ ├── E5_2_LoopDesign.m
│ │ ├── E5_2_SigAnalysis.M
│ │ └── E5_2_lpf.txt
│ ├── E5_3
│ │ ├── E5_3_LoopDesign.m
│ │ ├── E5_3_SigAnalysis.M
│ │ └── dfpll
│ │ ├── CostasLoop.jdi
│ │ ├── CostasLoop.qpf
│ │ ├── CostasLoop.qsf
│ │ ├── CostasLoop.qws
│ │ ├── CostasLoop.sdc
│ │ ├── CostasLoop_description.txt
│ │ ├── CostasLoop_nativelink_simulation.rpt
│ │ ├── fir_compiler-library
│ │ │ ├── accum.v
│ │ │ ├── addr_cnt_dn.v
│ │ │ ├── addr_cnt_dn_poly.v
│ │ │ ├── addr_cnt_up.v
│ │ │ ├── at_sink_mod.v
│ │ │ ├── at_sink_mod_bin.v
│ │ │ ├── at_sink_mod_par.v
│ │ │ ├── at_src_mod.v
│ │ │ ├── at_src_mod_par.v
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller_pe_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.ocp
│ │ │ ├── auk_dspip_avalon_streaming_sink_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_sink_model_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_from_monitor_fir_121.vhd
│ │ │ ├── auk_dspip_avalon_streaming_source_model_fir_121.vhd
│ │ │ ├── auk_dspip_delay_fir_121.vhd
│ │ │ ├── auk_dspip_fast_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fastadd_fir_121.vhd
│ │ │ ├── auk_dspip_fastaddsub_fir_121.vhd
│ │ │ ├── auk_dspip_fifo_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adder_tree_fir_121.vhd
│ │ │ ├── auk_dspip_fir_adders_fir_121.vhd
│ │ │ ├── auk_dspip_fir_avalon_slave_write_fir_121.vhd
│ │ │ ├── auk_dspip_fir_coef_banks_fixed_fir_121.vhd
│ │ │ ├── auk_dspip_fir_data_memory_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_dspblock_cascade_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_simple_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_single_fir_121.vhd
│ │ │ ├── auk_dspip_fir_memory_true_dual_fir_121.vhd
│ │ │ ├── auk_dspip_fir_mult_bank_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_dec_half_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_add_cas_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_dec_sym_cas_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_int_sym_fir_121.vhd
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.ocp
│ │ │ ├── auk_dspip_fir_top_sin_sym_fir_121.vhd
│ │ │ ├── auk_dspip_lib_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_math_pkg_fir_121.vhd
│ │ │ ├── auk_dspip_pfc_fir_121.vhd
│ │ │ ├── auk_dspip_pipelined_adder_fir_121.vhd
│ │ │ ├── auk_dspip_roundsat_fir_121.vhd
│ │ │ ├── auk_dspip_text_pkg_fir_121.vhd
│ │ │ ├── coef_in_conv.v
│ │ │ ├── dat_mm_brg.v
│ │ │ ├── dat_store.v
│ │ │ ├── dat_store_c.v
│ │ │ ├── data_cnt_dn_stat.v
│ │ │ ├── data_cnt_up.v
│ │ │ ├── data_sel_dec.v
│ │ │ ├── decoder_we.v
│ │ │ ├── decoder_we_cen.v
│ │ │ ├── delay.v
│ │ │ ├── delay_cen.v
│ │ │ ├── delay_mul.v
│ │ │ ├── delay_mul_cen.v
│ │ │ ├── delay_mux.v
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│ │ │ ├── delay_mux_mch_odd_mcv.v
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│ │ │ ├── eab_tdl_hc.v
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│ │ │ ├── fir_definitions_pkg_fir_121.vhd
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│ │ │ ├── lc_store_cen.v
│ │ │ ├── lc_tdl_strat.v
│ │ │ ├── lc_tdl_strat_cen.v
│ │ │ ├── mac_tl.ocp
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│ │ │ ├── maccum_cen.v
│ │ │ ├── mcv_ctrl_deci.v
│ │ │ ├── mcv_ctrl_nc.v
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│ │ │ ├── mlu_inf_2reg_cen.v
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│ │ │ ├── mr_decoder_we_wr.v
│ │ │ ├── mr_del_coef_set.v
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│ │ │ ├── mr_mux_2to1_wr.v
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│ │ │ ├── mr_upc_reload_wr.v
│ │ │ ├── mr_upc_wr.v
│ │ │ ├── msft.v
│ │ │ ├── msft_data.v
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│ │ │ ├── msft_mem_reseq.v
│ │ │ ├── msft_mem_reseq_hc.v
│ │ │ ├── msft_mem_reseq_mcycle.v
│ │ │ ├── msft_reseq_mc.v
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│ │ │ ├── tsadd_reg_top_cen.v
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│ │ ├── fir_lpf.bsf
│ │ ├── fir_lpf.html
│ │ ├── fir_lpf.qip
│ │ ├── fir_lpf.v
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│ │ ├── fir_lpf.vo
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│ │ ├── greybox_tmp
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│ │ │ ├── E5_carrier.txt
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│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @int@sam@judge
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
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│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @loop@filter
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
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│ │ │ │ │ ├── _primary.dat
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│ │ ├── source
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│ │ │ ├── IntSamJudge.v.bak
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│ │ │ ├── LoopFilter.v.bak
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│ │ ├── tb_fir_lpf.vhd
│ │ └── velocity.log
│ └── E5_DPSKSignalProduce.m
├── Chapter_6
│ ├── E6_1_MLFreEstimate.m
│ ├── E6_2_FFTSim.m
│ ├── E6_3
│ │ ├── E6_3_PSKSignalProduce.m
│ │ └── E6_3_sig.txt
│ ├── E6_4
│ │ ├── FFTEstimate.jdi
│ │ ├── FFTEstimate.qpf
│ │ ├── FFTEstimate.qsf
│ │ ├── FFTEstimate.qws
│ │ ├── FFTEstimate.sdc
│ │ ├── FFTEstimate_nativelink_simulation.rpt
│ │ ├── db
│ │ │ ├── FFTEstimate.db_info
│ │ │ └── FFTEstimate.sld_design_entry.sci
│ │ ├── fft-library
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│ │ │ ├── FFTEstimate_run_msim_rtl_verilog.do.bak1
│ │ │ ├── FFTEstimate_run_msim_rtl_verilog.do.bak2
│ │ │ ├── FFTEstimate_run_msim_rtl_verilog.do.bak3
│ │ │ ├── FFTEstimate_run_msim_rtl_verilog.do.bak4
│ │ │ ├── FFTEstimate_run_msim_rtl_verilog.do.bak5
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│ │ │ ├── fft512_1n512sin.hex
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│ │ │ ├── greybox_tmp
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│ │ │ │ ├── @f@f@t@estimate
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│ │ │ │ ├── @f@f@t@estimate_vlg_tst
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│ ├── E6_5
│ │ ├── AFC
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│ │ │ ├── AFC_nativelink_simulation.rpt
│ │ │ ├── fir_compiler-library
│ │ │ │ ├── accum.v
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│ │ │ │ ├── at_src_mod_par.v
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│ │ │ │ ├── auk_dspip_fir_accumulator_fir_121.vhd
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│ │ │ ├── nco.qip
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│ │ │ ├── simulation
│ │ │ │ └── modelsim
│ │ │ │ ├── AFC.vt
│ │ │ │ ├── AFC.vt.bak
│ │ │ │ ├── AFC_run_msim_rtl_verilog.do
│ │ │ │ ├── AFC_run_msim_rtl_verilog.do.bak
│ │ │ │ ├── AFC_run_msim_rtl_verilog.do.bak1
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│ │ │ │ ├── AFC_run_msim_rtl_verilog.do.bak3
│ │ │ │ ├── E6_5_ConsFSK.txt
│ │ │ │ ├── E6_5_DisConsFSK.txt
│ │ │ │ ├── modelsim.ini
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│ │ │ │ ├── nco_cos.hex
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│ │ │ │ │ ├── @a@f@c
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│ │ │ │ │ │ └── verilog.psm
│ │ │ │ │ ├── @a@f@c_vlg_tst
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│ │ │ │ └── vsim.wlf
│ │ │ ├── source
│ │ │ │ ├── AFC.v
│ │ │ │ ├── AFC.v.bak
│ │ │ │ ├── FrequencyD.v
│ │ │ │ ├── FrequencyD.v.bak
│ │ │ │ ├── greybox_tmp
│ │ │ │ │ └── cbx_args.txt
│ │ │ │ └── mult18_18.qip
│ │ │ ├── tb_fir_loopfilter.vhd
│ │ │ ├── tb_fir_lpf.vhd
│ │ │ └── velocity.log
│ │ ├── E6_5_ConsFSK.txt
│ │ ├── E6_5_DisConsFSK.txt
│ │ └── E6_5_FSKSignalProduce.m
│ └── E6_6_FSKSignalProduce.m
├── Chapter_7
│ ├── E7_1
│ │ ├── DifBitSync.jdi
│ │ ├── DifBitSync.qpf
│ │ ├── DifBitSync.qsf
│ │ ├── DifBitSync.qws
│ │ ├── DifBitSync.sdc
│ │ ├── DifBitSync_nativelink_simulation.rpt
│ │ ├── cos.bsf
│ │ ├── cos.html
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│ │ ├── cos.vec
│ │ ├── cos.vo
│ │ ├── cos_bb.v
│ │ ├── cos_cos.hex
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│ │ ├── cos_st.inc
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│ │ ├── cos_tb.v
│ │ ├── cos_tb.vhd
│ │ ├── cos_vho_msim.tcl
│ │ ├── cos_vo_msim.tcl
│ │ ├── cos_wave.do
│ │ ├── db
│ │ │ ├── DifBitSync.(0).cnf.cdb
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│ │ │ ├── DifBitSync.cmp.bpm
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│ │ │ ├── DifBitSync.cycloneive_io_sim_cache.31um_ss_1200mv_0c_slow.hsd
│ │ │ ├── DifBitSync.cycloneive_io_sim_cache.31um_ss_1200mv_85c_slow.hsd
│ │ │ ├── DifBitSync.db_info
│ │ │ ├── DifBitSync.fit.qmsg
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│ │ │ ├── DifBitSync.lpc.html
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│ │ │ └── logic_util_heursitic.dat
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│ │ │ └── compiled_partitions
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│ │ │ ├── asj_altq.ocp
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│ │ ├── output_files
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│ │ │ ├── DifBitSync.fit.rpt
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│ │ │ ├── DifBitSync.flow.rpt
│ │ │ ├── DifBitSync.jdi
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│ │ │ ├── DifBitSync.map.smsg
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│ │ │ ├── DifBitSync.pin
│ │ │ ├── DifBitSync.sta.rpt
│ │ │ ├── DifBitSync.sta.summary
│ │ │ └── DifBitSync_time_limited.sof
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── DifBitSync.sft
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│ │ │ ├── DifBitSync.vt
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│ │ │ │ ├── @bit@sync
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│ │ │ │ ├── @din@produce
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ ├── _vmake
│ │ │ │ ├── clktrans
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── controldivfreq
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│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
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│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── cos
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
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│ │ │ │ │ └── verilog.psm
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ └── verilog.psm
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│ │ │ │ │ ├── _primary.dat
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│ │ │ │ │ └── verilog.psm
│ │ │ │ └── syncout
│ │ │ │ ├── _primary.dat
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│ │ │ │ └── verilog.psm
│ │ │ ├── vish_stacktrace.vstf
│ │ │ └── vsim.wlf
│ │ ├── source
│ │ │ ├── BitSync.v
│ │ │ ├── BitSync.v.bak
│ │ │ ├── DifBitSync.v
│ │ │ ├── DifBitSync.v.bak
│ │ │ ├── DinProduce.v
│ │ │ ├── DinProduce.v.bak
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│ │ │ ├── clktrans.v.bak
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│ │ │ ├── monostable.v
│ │ │ └── syncout.v
│ │ └── velocity.log
│ ├── E7_2
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│ │ ├── DifBitSync.done
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│ │ ├── DifBitSync.fit.rpt
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│ │ ├── DifBitSync.fit.summary
│ │ ├── DifBitSync.flow.rpt
│ │ ├── DifBitSync.jdi
│ │ ├── DifBitSync.map.rpt
│ │ ├── DifBitSync.map.smsg
│ │ ├── DifBitSync.map.summary
│ │ ├── DifBitSync.pin
│ │ ├── DifBitSync.qsf
│ │ ├── DifBitSync.qws
│ │ ├── DifBitSync.sof
│ │ ├── DifBitSync.sta.rpt
│ │ ├── DifBitSync.sta.summary
│ │ ├── DifBitSync_description.txt
│ │ ├── DifBitSync_nativelink_simulation.rpt
│ │ ├── DifBitSync_time_limited.sof
│ │ ├── IntBitSync.qpf
│ │ ├── IntBitSync.sdc
│ │ ├── cos.bsf
│ │ ├── cos.html
│ │ ├── cos.qip
│ │ ├── cos.v
│ │ ├── cos.vec
│ │ ├── cos.vo
│ │ ├── cos_bb.v
│ │ ├── cos_cos.hex
│ │ ├── cos_model.m
│ │ ├── cos_nativelink.tcl
│ │ ├── cos_sin.hex
│ │ ├── cos_st.inc
│ │ ├── cos_st.v
│ │ ├── cos_tb.m
│ │ ├── cos_tb.v
│ │ ├── cos_tb.vhd
│ │ ├── cos_vho_msim.tcl
│ │ ├── cos_vo_msim.tcl
│ │ ├── cos_wave.do
│ │ ├── db
│ │ │ ├── DifBitSync.(0).cnf.cdb
│ │ │ ├── DifBitSync.(0).cnf.hdb
│ │ │ ├── DifBitSync.(1).cnf.cdb
│ │ │ ├── DifBitSync.(1).cnf.hdb
│ │ │ ├── DifBitSync.(10).cnf.cdb
│ │ │ ├── DifBitSync.(10).cnf.hdb
│ │ │ ├── DifBitSync.(11).cnf.cdb
│ │ │ ├── DifBitSync.(11).cnf.hdb
│ │ │ ├── DifBitSync.(12).cnf.cdb
│ │ │ ├── DifBitSync.(12).cnf.hdb
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│ │ │ ├── DifBitSync.(13).cnf.hdb
│ │ │ ├── DifBitSync.(14).cnf.cdb
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│ │ │ ├── DifBitSync.(17).cnf.cdb
│ │ │ ├── DifBitSync.(17).cnf.hdb
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│ │ │ ├── DifBitSync.cycloneive_io_sim_cache.31um_ss_1200mv_85c_slow.hsd
│ │ │ ├── DifBitSync.db_info
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│ │ │ └── prev_cmp_IntBitSync.qmsg
│ │ ├── incremental_db
│ │ │ ├── README
│ │ │ └── compiled_partitions
│ │ │ ├── DifBitSync.autoh_e40e1.map.cdb
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│ │ │ ├── DifBitSync.root_partition.cmp.cdb
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│ │ │ ├── DifBitSync.root_partition.map.cdb
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│ │ │ ├── DifBitSync.root_partition.map.hdb
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│ │ │ └── IntBitSync.db_info
│ │ ├── nco-library
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│ │ │ └── sop_reg.v
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── DifBitSync_run_msim_rtl_verilog.do
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│ │ │ ├── IntBitSync.vt
│ │ │ ├── cos_cos.hex
│ │ │ ├── cos_cos.ver
│ │ │ ├── cos_sin.hex
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│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── @bit@sync
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
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│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @din@produce
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│ │ │ │ ├── @int@bit@sync
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│ │ │ │ ├── @int@bit@sync_vlg_tst
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│ │ │ │ ├── controldivfreq
│ │ │ │ │ ├── _primary.dat
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│ │ │ │ ├── cos
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│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── integrated
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── monostable
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── phasedetect
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── syncout
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ └── vsim.wlf
│ │ ├── source
│ │ │ ├── BitSync.v
│ │ │ ├── BitSync.v.bak
│ │ │ ├── DinProduce.v
│ │ │ ├── DinProduce.v.bak
│ │ │ ├── IntBitSync.v
│ │ │ ├── IntBitSync.v.bak
│ │ │ ├── clktrans.v
│ │ │ ├── clktrans.v.bak
│ │ │ ├── controldivfreq.v
│ │ │ ├── differpd.v
│ │ │ ├── integrated.v
│ │ │ ├── integrated.v.bak
│ │ │ ├── monostable.v
│ │ │ ├── phasedetect.v
│ │ │ ├── phasedetect.v.bak
│ │ │ ├── syncout.v
│ │ │ └── syncout.v.bak
│ │ └── velocity.log
│ ├── E7_3
│ │ ├── DifBitSync.asm.rpt
│ │ ├── DifBitSync.done
│ │ ├── DifBitSync.eda.rpt
│ │ ├── DifBitSync.fit.rpt
│ │ ├── DifBitSync.fit.smsg
│ │ ├── DifBitSync.fit.summary
│ │ ├── DifBitSync.flow.rpt
│ │ ├── DifBitSync.jdi
│ │ ├── DifBitSync.map.rpt
│ │ ├── DifBitSync.map.smsg
│ │ ├── DifBitSync.map.summary
│ │ ├── DifBitSync.pin
│ │ ├── DifBitSync.qsf
│ │ ├── DifBitSync.qws
│ │ ├── DifBitSync.sof
│ │ ├── DifBitSync.sta.rpt
│ │ ├── DifBitSync.sta.summary
│ │ ├── DifBitSync_description.txt
│ │ ├── DifBitSync_nativelink_simulation.rpt
│ │ ├── DifBitSync_time_limited.sof
│ │ ├── IntBitSync.qpf
│ │ ├── IntBitSync.sdc
│ │ ├── cos.bsf
│ │ ├── cos.html
│ │ ├── cos.qip
│ │ ├── cos.v
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│ │ ├── cos.vo
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│ │ ├── cos_st.inc
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│ │ ├── cos_vo_msim.tcl
│ │ ├── cos_wave.do
│ │ ├── incremental_db
│ │ │ ├── README
│ │ │ └── compiled_partitions
│ │ │ ├── DifBitSync.autoh_e40e1.map.cdb
│ │ │ ├── DifBitSync.autoh_e40e1.map.dpi
│ │ │ ├── DifBitSync.autoh_e40e1.map.hdb
│ │ │ ├── DifBitSync.autoh_e40e1.map.kpt
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│ │ │ ├── DifBitSync.db_info
│ │ │ ├── DifBitSync.nabbo_fd801.map.cdb
│ │ │ ├── DifBitSync.nabbo_fd801.map.dpi
│ │ │ ├── DifBitSync.nabbo_fd801.map.hdb
│ │ │ ├── DifBitSync.nabbo_fd801.map.kpt
│ │ │ ├── DifBitSync.nabbo_fd801.map.logdb
│ │ │ ├── DifBitSync.root_partition.cmp.ammdb
│ │ │ ├── DifBitSync.root_partition.cmp.cdb
│ │ │ ├── DifBitSync.root_partition.cmp.dfp
│ │ │ ├── DifBitSync.root_partition.cmp.hdb
│ │ │ ├── DifBitSync.root_partition.cmp.kpt
│ │ │ ├── DifBitSync.root_partition.cmp.logdb
│ │ │ ├── DifBitSync.root_partition.cmp.rcfdb
│ │ │ ├── DifBitSync.root_partition.map.cdb
│ │ │ ├── DifBitSync.root_partition.map.dpi
│ │ │ ├── DifBitSync.root_partition.map.hbdb.cdb
│ │ │ ├── DifBitSync.root_partition.map.hbdb.hb_info
│ │ │ ├── DifBitSync.root_partition.map.hbdb.hdb
│ │ │ ├── DifBitSync.root_partition.map.hbdb.sig
│ │ │ ├── DifBitSync.root_partition.map.hdb
│ │ │ ├── DifBitSync.root_partition.map.kpt
│ │ │ └── IntBitSync.db_info
│ │ ├── nco-library
│ │ │ ├── asj_altq.ocp
│ │ │ ├── asj_altq.v
│ │ │ ├── asj_altqmcash.ocp
│ │ │ ├── asj_altqmcash.v
│ │ │ ├── asj_altqmcpipe.ocp
│ │ │ ├── asj_altqmcpipe.v
│ │ │ ├── asj_altqmcpipe_rst.v
│ │ │ ├── asj_crd.v
│ │ │ ├── asj_crs.v
│ │ │ ├── asj_dxx.v
│ │ │ ├── asj_dxx_g.v
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│ │ │ ├── asj_gam.v
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│ │ │ ├── asj_gar.v
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│ │ │ ├── asj_nco_as_m_cen.v
│ │ │ ├── asj_nco_as_m_dp.v
│ │ │ ├── asj_nco_as_m_dp_cen.v
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│ │ │ ├── asj_nco_fxx.v
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│ │ │ ├── asj_nco_lp_m.v
│ │ │ ├── asj_nco_m.v
│ │ │ ├── asj_nco_madx.v
│ │ │ ├── asj_nco_madx_cen.v
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│ │ │ ├── asj_nco_mady_cen.v
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│ │ │ ├── asj_nco_mcout.v
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│ │ │ ├── auk_dspip_avalon_streaming_block_sink.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_sink_fftfprvs.vhd
│ │ │ ├── auk_dspip_avalon_streaming_block_source.vhd
│ │ │ ├── auk_dspip_avalon_streaming_controller.vhd
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│ │ │ ├── auk_dspip_avalon_streaming_source.vhd
│ │ │ ├── auk_dspip_delay.vhd
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│ │ │ ├── cord_2c.v
│ │ │ ├── cord_acc_ena.v
│ │ │ ├── cord_en.v
│ │ │ ├── cord_fs.v
│ │ │ ├── cord_init.v
│ │ │ ├── cord_init_pm.v
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│ │ │ ├── cord_init_ser_pm.v
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│ │ │ ├── cordic_15_m.v
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│ │ │ ├── cordic_30_m.v
│ │ │ ├── cordic_31_m.v
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│ │ │ ├── cordic_3_m.v
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│ │ │ ├── cordic_axor_0p_lpm.v
│ │ │ ├── cordic_axor_1p_lpm.v
│ │ │ ├── cordic_axor_2p_lpm.v
│ │ │ ├── cordic_axor_ser.v
│ │ │ ├── cordic_cnt.v
│ │ │ ├── cordic_cnt_sig.v
│ │ │ ├── cordic_reg_ser.v
│ │ │ ├── cordic_sxor_0p_lpm.v
│ │ │ ├── cordic_sxor_1p_lpm.v
│ │ │ ├── cordic_sxor_2p_lpm.v
│ │ │ ├── cordic_sxor_ser.v
│ │ │ ├── cordic_zxor_0p_lpm.v
│ │ │ ├── cordic_zxor_1p_lpm.v
│ │ │ ├── cordic_zxor_2p_lpm.v
│ │ │ ├── cordic_zxor_ser.v
│ │ │ ├── dop_reg.v
│ │ │ ├── freq_sel_st.v
│ │ │ ├── las.v
│ │ │ ├── lms.v
│ │ │ ├── lmsd.v
│ │ │ ├── m_output_blk_reg.v
│ │ │ ├── m_output_blk_rw.v
│ │ │ ├── m_output_blk_w.v
│ │ │ ├── mac_i_lpm.v
│ │ │ ├── mac_i_lpmd.v
│ │ │ ├── segment_arr_tdl.v
│ │ │ ├── segment_sel.v
│ │ │ ├── segment_sel_sgl.v
│ │ │ ├── sid_2c_1p.v
│ │ │ └── sop_reg.v
│ │ ├── simulation
│ │ │ └── modelsim
│ │ │ ├── DifBitSync_run_msim_rtl_verilog.do
│ │ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak
│ │ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak1
│ │ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak10
│ │ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak11
│ │ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak2
│ │ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak3
│ │ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak4
│ │ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak5
│ │ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak6
│ │ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak7
│ │ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak8
│ │ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak9
│ │ │ ├── IntBitSync.vt
│ │ │ ├── cos_cos.hex
│ │ │ ├── cos_cos.ver
│ │ │ ├── cos_sin.hex
│ │ │ ├── cos_sin.ver
│ │ │ ├── modelsim.ini
│ │ │ ├── msim_transcript
│ │ │ ├── rtl_work
│ │ │ │ ├── @bit@sync
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @din@produce
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @int@bit@sync
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── @int@bit@sync_vlg_tst
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── _info
│ │ │ │ ├── _vmake
│ │ │ │ ├── clktrans
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── controldivfreq
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── cos
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── digfilter
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── integrated
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── monostable
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ ├── phasedetect
│ │ │ │ │ ├── _primary.dat
│ │ │ │ │ ├── _primary.dbs
│ │ │ │ │ ├── _primary.vhd
│ │ │ │ │ ├── verilog.prw
│ │ │ │ │ └── verilog.psm
│ │ │ │ └── syncout
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ └── vsim.wlf
│ │ ├── source
│ │ │ ├── BitSync.v
│ │ │ ├── BitSync.v.bak
│ │ │ ├── DinProduce.v
│ │ │ ├── DinProduce.v.bak
│ │ │ ├── IntBitSync.v
│ │ │ ├── IntBitSync.v.bak
│ │ │ ├── clktrans.v
│ │ │ ├── clktrans.v.bak
│ │ │ ├── controldivfreq.v
│ │ │ ├── differpd.v
│ │ │ ├── digfilter.v
│ │ │ ├── digfilter.v.bak
│ │ │ ├── integrated.v
│ │ │ ├── integrated.v.bak
│ │ │ ├── monostable.v
│ │ │ ├── phasedetect.v
│ │ │ ├── phasedetect.v.bak
│ │ │ ├── syncout.v
│ │ │ └── syncout.v.bak
│ │ └── velocity.log
│ └── E7_4
│ ├── DifBitSync.asm.rpt
│ ├── DifBitSync.done
│ ├── DifBitSync.eda.rpt
│ ├── DifBitSync.fit.rpt
│ ├── DifBitSync.fit.smsg
│ ├── DifBitSync.fit.summary
│ ├── DifBitSync.flow.rpt
│ ├── DifBitSync.jdi
│ ├── DifBitSync.map.rpt
│ ├── DifBitSync.map.smsg
│ ├── DifBitSync.map.summary
│ ├── DifBitSync.pin
│ ├── DifBitSync.qsf
│ ├── DifBitSync.qws
│ ├── DifBitSync.sof
│ ├── DifBitSync.sta.rpt
│ ├── DifBitSync.sta.summary
│ ├── DifBitSync_description.txt
│ ├── DifBitSync_nativelink_simulation.rpt
│ ├── DifBitSync_time_limited.sof
│ ├── IntBitSync.qpf
│ ├── IntBitSync.sdc
│ ├── cos.bsf
│ ├── cos.html
│ ├── cos.qip
│ ├── cos.v
│ ├── cos.vec
│ ├── cos.vo
│ ├── cos_bb.v
│ ├── cos_cos.hex
│ ├── cos_model.m
│ ├── cos_nativelink.tcl
│ ├── cos_sin.hex
│ ├── cos_st.inc
│ ├── cos_st.v
│ ├── cos_tb.m
│ ├── cos_tb.v
│ ├── cos_tb.vhd
│ ├── cos_vho_msim.tcl
│ ├── cos_vo_msim.tcl
│ ├── cos_wave.do
│ ├── incremental_db
│ │ ├── README
│ │ └── compiled_partitions
│ │ ├── DifBitSync.autoh_e40e1.map.cdb
│ │ ├── DifBitSync.autoh_e40e1.map.dpi
│ │ ├── DifBitSync.autoh_e40e1.map.hdb
│ │ ├── DifBitSync.autoh_e40e1.map.kpt
│ │ ├── DifBitSync.autoh_e40e1.map.logdb
│ │ ├── DifBitSync.db_info
│ │ ├── DifBitSync.nabbo_fd801.map.cdb
│ │ ├── DifBitSync.nabbo_fd801.map.dpi
│ │ ├── DifBitSync.nabbo_fd801.map.hdb
│ │ ├── DifBitSync.nabbo_fd801.map.kpt
│ │ ├── DifBitSync.nabbo_fd801.map.logdb
│ │ ├── DifBitSync.root_partition.cmp.ammdb
│ │ ├── DifBitSync.root_partition.cmp.cdb
│ │ ├── DifBitSync.root_partition.cmp.dfp
│ │ ├── DifBitSync.root_partition.cmp.hdb
│ │ ├── DifBitSync.root_partition.cmp.kpt
│ │ ├── DifBitSync.root_partition.cmp.logdb
│ │ ├── DifBitSync.root_partition.cmp.rcfdb
│ │ ├── DifBitSync.root_partition.map.cdb
│ │ ├── DifBitSync.root_partition.map.dpi
│ │ ├── DifBitSync.root_partition.map.hbdb.cdb
│ │ ├── DifBitSync.root_partition.map.hbdb.hb_info
│ │ ├── DifBitSync.root_partition.map.hbdb.hdb
│ │ ├── DifBitSync.root_partition.map.hbdb.sig
│ │ ├── DifBitSync.root_partition.map.hdb
│ │ ├── DifBitSync.root_partition.map.kpt
│ │ └── IntBitSync.db_info
│ ├── nco-library
│ │ ├── asj_altq.ocp
│ │ ├── asj_altq.v
│ │ ├── asj_altqmcash.ocp
│ │ ├── asj_altqmcash.v
│ │ ├── asj_altqmcpipe.ocp
│ │ ├── asj_altqmcpipe.v
│ │ ├── asj_altqmcpipe_rst.v
│ │ ├── asj_crd.v
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│ │ ├── asj_xnqg.v
│ │ ├── auk_dspip_avalon_streaming_block_sink.vhd
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│ │ ├── cord_2c.v
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│ │ ├── cordic_zxor_ser.v
│ │ ├── dop_reg.v
│ │ ├── freq_sel_st.v
│ │ ├── las.v
│ │ ├── lms.v
│ │ ├── lmsd.v
│ │ ├── m_output_blk_reg.v
│ │ ├── m_output_blk_rw.v
│ │ ├── m_output_blk_w.v
│ │ ├── mac_i_lpm.v
│ │ ├── mac_i_lpmd.v
│ │ ├── segment_arr_tdl.v
│ │ ├── segment_sel.v
│ │ ├── segment_sel_sgl.v
│ │ ├── sid_2c_1p.v
│ │ └── sop_reg.v
│ ├── simulation
│ │ └── modelsim
│ │ ├── DifBitSync_run_msim_rtl_verilog.do
│ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak
│ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak1
│ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak10
│ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak11
│ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak2
│ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak3
│ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak4
│ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak5
│ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak6
│ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak7
│ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak8
│ │ ├── DifBitSync_run_msim_rtl_verilog.do.bak9
│ │ ├── IntBitSync.vt
│ │ ├── cos_cos.hex
│ │ ├── cos_cos.ver
│ │ ├── cos_sin.hex
│ │ ├── cos_sin.ver
│ │ ├── modelsim.ini
│ │ ├── msim_transcript
│ │ ├── rtl_work
│ │ │ ├── @bit@sync
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── @din@produce
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── @int@bit@sync
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── @int@bit@sync_vlg_tst
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── _info
│ │ │ ├── _vmake
│ │ │ ├── clktrans
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── completdigfilter
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── controldivfreq
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── cos
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── digfilter
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── integrated
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── monostable
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── phasedetect
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ └── syncout
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ └── vsim.wlf
│ ├── source
│ │ ├── BitSync.v
│ │ ├── BitSync.v.bak
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│ │ ├── DinProduce.v.bak
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│ │ ├── IntBitSync.v.bak
│ │ ├── clktrans.v
│ │ ├── clktrans.v.bak
│ │ ├── completdigfilter.v
│ │ ├── completdigfilter.v.bak
│ │ ├── controldivfreq.v
│ │ ├── differpd.v
│ │ ├── digfilter.v
│ │ ├── digfilter.v.bak
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│ │ ├── integrated.v.bak
│ │ ├── monostable.v
│ │ ├── phasedetect.v
│ │ ├── phasedetect.v.bak
│ │ ├── syncout.v
│ │ └── syncout.v.bak
│ └── velocity.log
└── Chapter_8
├── E8_1
│ ├── RS232.jdi
│ ├── RS232.qpf
│ ├── RS232.qsf
│ ├── RS232.qws
│ ├── RS232.sdc
│ ├── RS232_nativelink_simulation.rpt
│ ├── incremental_db
│ │ ├── README
│ │ └── compiled_partitions
│ │ ├── RS232.db_info
│ │ ├── RS232.root_partition.cmp.ammdb
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│ │ ├── RS232.root_partition.cmp.hdb
│ │ ├── RS232.root_partition.cmp.kpt
│ │ ├── RS232.root_partition.cmp.logdb
│ │ ├── RS232.root_partition.cmp.rcfdb
│ │ ├── RS232.root_partition.map.cdb
│ │ ├── RS232.root_partition.map.dpi
│ │ ├── RS232.root_partition.map.hbdb.cdb
│ │ ├── RS232.root_partition.map.hbdb.hb_info
│ │ ├── RS232.root_partition.map.hbdb.hdb
│ │ ├── RS232.root_partition.map.hbdb.sig
│ │ ├── RS232.root_partition.map.hdb
│ │ └── RS232.root_partition.map.kpt
│ ├── output_files
│ │ ├── RS232.asm.rpt
│ │ ├── RS232.done
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│ │ ├── RS232.fit.rpt
│ │ ├── RS232.fit.smsg
│ │ ├── RS232.fit.summary
│ │ ├── RS232.flow.rpt
│ │ ├── RS232.jdi
│ │ ├── RS232.map.rpt
│ │ ├── RS232.map.smsg
│ │ ├── RS232.map.summary
│ │ ├── RS232.pin
│ │ ├── RS232.sof
│ │ ├── RS232.sta.rpt
│ │ └── RS232.sta.summary
│ ├── simulation
│ │ └── modelsim
│ │ ├── RS232.sft
│ │ ├── RS232.vo
│ │ ├── RS232.vt
│ │ ├── RS232.vt.bak
│ │ ├── RS232_8_1200mv_0c_slow.vo
│ │ ├── RS232_8_1200mv_0c_v_slow.sdo
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│ │ ├── RS232_8_1200mv_85c_v_slow.sdo
│ │ ├── RS232_min_1200mv_0c_fast.vo
│ │ ├── RS232_min_1200mv_0c_v_fast.sdo
│ │ ├── RS232_modelsim.xrf
│ │ ├── RS232_run_msim_rtl_verilog.do
│ │ ├── RS232_run_msim_rtl_verilog.do.bak
│ │ ├── RS232_run_msim_rtl_verilog.do.bak1
│ │ ├── RS232_run_msim_rtl_verilog.do.bak10
│ │ ├── RS232_run_msim_rtl_verilog.do.bak11
│ │ ├── RS232_run_msim_rtl_verilog.do.bak2
│ │ ├── RS232_run_msim_rtl_verilog.do.bak3
│ │ ├── RS232_run_msim_rtl_verilog.do.bak4
│ │ ├── RS232_run_msim_rtl_verilog.do.bak5
│ │ ├── RS232_run_msim_rtl_verilog.do.bak6
│ │ ├── RS232_run_msim_rtl_verilog.do.bak7
│ │ ├── RS232_run_msim_rtl_verilog.do.bak8
│ │ ├── RS232_run_msim_rtl_verilog.do.bak9
│ │ ├── RS232_v.sdo
│ │ ├── modelsim.ini
│ │ ├── msim_transcript
│ │ ├── rtl_work
│ │ │ ├── @r@s232
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── @r@s232_vlg_tst
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── _info
│ │ │ ├── _vmake
│ │ │ ├── clock
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── rec
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ └── tra
│ │ │ ├── _primary.dat
│ │ │ ├── _primary.dbs
│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ └── vsim.wlf
│ └── source
│ ├── RS232.v
│ ├── RS232.v.bak
│ ├── clock.v
│ ├── clock.v.bak
│ ├── rec.v
│ ├── rec.v.bak
│ ├── tra.v
│ └── tra.v.bak
├── E8_2
│ ├── FrameSync.jdi
│ ├── FrameSync.qpf
│ ├── FrameSync.qsf
│ ├── FrameSync.sdc
│ ├── FrameSync_nativelink_simulation.rpt
│ ├── incremental_db
│ │ ├── README
│ │ └── compiled_partitions
│ │ ├── FrameSync.db_info
│ │ ├── FrameSync.root_partition.cmp.ammdb
│ │ ├── FrameSync.root_partition.cmp.cdb
│ │ ├── FrameSync.root_partition.cmp.dfp
│ │ ├── FrameSync.root_partition.cmp.hdb
│ │ ├── FrameSync.root_partition.cmp.kpt
│ │ ├── FrameSync.root_partition.cmp.logdb
│ │ ├── FrameSync.root_partition.cmp.rcfdb
│ │ ├── FrameSync.root_partition.map.cdb
│ │ ├── FrameSync.root_partition.map.dpi
│ │ ├── FrameSync.root_partition.map.hbdb.cdb
│ │ ├── FrameSync.root_partition.map.hbdb.hb_info
│ │ ├── FrameSync.root_partition.map.hbdb.hdb
│ │ ├── FrameSync.root_partition.map.hbdb.sig
│ │ ├── FrameSync.root_partition.map.hdb
│ │ └── FrameSync.root_partition.map.kpt
│ ├── simulation
│ │ └── modelsim
│ │ ├── FrameSync.sft
│ │ ├── FrameSync.vo
│ │ ├── FrameSync.vt
│ │ ├── FrameSync.vt.bak
│ │ ├── FrameSync_8_1200mv_0c_slow.vo
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│ │ ├── FrameSync_8_1200mv_85c_slow.vo
│ │ ├── FrameSync_8_1200mv_85c_v_slow.sdo
│ │ ├── FrameSync_min_1200mv_0c_fast.vo
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│ │ ├── FrameSync_run_msim_rtl_verilog.do
│ │ ├── FrameSync_run_msim_rtl_verilog.do.bak
│ │ ├── FrameSync_run_msim_rtl_verilog.do.bak1
│ │ ├── FrameSync_run_msim_rtl_verilog.do.bak10
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│ │ ├── FrameSync_run_msim_rtl_verilog.do.bak2
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│ │ ├── FrameSync_run_msim_rtl_verilog.do.bak8
│ │ ├── FrameSync_run_msim_rtl_verilog.do.bak9
│ │ ├── FrameSync_v.sdo
│ │ ├── modelsim.ini
│ │ ├── msim_transcript
│ │ ├── rtl_work
│ │ │ ├── @frame@sync
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── @frame@sync_vlg_tst
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── _info
│ │ │ ├── _vmake
│ │ │ ├── check
│ │ │ │ ├── _primary.dat
│ │ │ │ ├── _primary.dbs
│ │ │ │ ├── _primary.vhd
│ │ │ │ ├── verilog.prw
│ │ │ │ └── verilog.psm
│ │ │ ├── search
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│ │ │ └── sync
│ │ │ ├── _primary.dat
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│ │ │ ├── _primary.vhd
│ │ │ ├── verilog.prw
│ │ │ └── verilog.psm
│ │ └── vsim.wlf
│ └── source
│ ├── FrameSync.v
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├── E8_2_check
│ ├── FrameSync.jdi
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│ ├── FrameSync_nativelink_simulation.rpt
│ ├── incremental_db
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│ │ └── compiled_partitions
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│ ├── simulation
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│ │ │ ├── _vmake
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│ └── source
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└── E8_2_search
├── FrameSync.jdi
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├── FrameSync_nativelink_simulation.rpt
├── incremental_db
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│ │ │ └── verilog.psm
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│ │ ├── _info
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├── FrameSync.v.bak
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├── search.v
├── search.v.bak
├── sync.v
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