Verilog设计16QAM

【实例简介】
改文件夹包括modelsim仿真文件以及Verilog各模块的工程文件夹。
【实例截图】
【核心代码】
16QAM
└── 16QAM
├── add.v
├── add.v.bak
├── add_addqam.bmp
├── c5_pin_model_dump.txt
├── clk.v
├── clk_clkqam.bmp
├── db
│   ├── a_dpfifo_fr91.tdf
│   ├── a_dpfifo_gr91.tdf
│   ├── a_fefifo_08f.tdf
│   ├── altsyncram_0rs1.tdf
│   ├── altsyncram_uqs1.tdf
│   ├── cntr_1h7.tdf
│   ├── cntr_lgb.tdf
│   ├── logic_util_heursitic.dat
│   ├── prev_cmp_top.qmsg
│   ├── scfifo_8l91.tdf
│   ├── scfifo_9l91.tdf
│   ├── top.(0).cnf.cdb
│   ├── top.(0).cnf.hdb
│   ├── top.(1).cnf.cdb
│   ├── top.(1).cnf.hdb
│   ├── top.(10).cnf.cdb
│   ├── top.(10).cnf.hdb
│   ├── top.(11).cnf.cdb
│   ├── top.(11).cnf.hdb
│   ├── top.(12).cnf.cdb
│   ├── top.(12).cnf.hdb
│   ├── top.(13).cnf.cdb
│   ├── top.(13).cnf.hdb
│   ├── top.(14).cnf.cdb
│   ├── top.(14).cnf.hdb
│   ├── top.(15).cnf.cdb
│   ├── top.(15).cnf.hdb
│   ├── top.(16).cnf.cdb
│   ├── top.(16).cnf.hdb
│   ├── top.(17).cnf.cdb
│   ├── top.(17).cnf.hdb
│   ├── top.(18).cnf.cdb
│   ├── top.(18).cnf.hdb
│   ├── top.(19).cnf.cdb
│   ├── top.(19).cnf.hdb
│   ├── top.(2).cnf.cdb
│   ├── top.(2).cnf.hdb
│   ├── top.(20).cnf.cdb
│   ├── top.(20).cnf.hdb
│   ├── top.(3).cnf.cdb
│   ├── top.(3).cnf.hdb
│   ├── top.(4).cnf.cdb
│   ├── top.(4).cnf.hdb
│   ├── top.(5).cnf.cdb
│   ├── top.(5).cnf.hdb
│   ├── top.(6).cnf.cdb
│   ├── top.(6).cnf.hdb
│   ├── top.(7).cnf.cdb
│   ├── top.(7).cnf.hdb
│   ├── top.(8).cnf.cdb
│   ├── top.(8).cnf.hdb
│   ├── top.(9).cnf.cdb
│   ├── top.(9).cnf.hdb
│   ├── top.ae.hdb
│   ├── top.asm.qmsg
│   ├── top.asm.rdb
│   ├── top.cbx.xml
│   ├── top.cmp.bpm
│   ├── top.cmp.cdb
│   ├── top.cmp.hdb
│   ├── top.cmp.idb
│   ├── top.cmp.logdb
│   ├── top.cmp.rdb
│   ├── top.cmp_merge.kpt
│   ├── top.cyclonev_io_sim_cache.ff_0c_fast.hsd
│   ├── top.cyclonev_io_sim_cache.ff_85c_fast.hsd
│   ├── top.cyclonev_io_sim_cache.ss_0c_slow.hsd
│   ├── top.cyclonev_io_sim_cache.ss_85c_slow.hsd
│   ├── top.db_info
│   ├── top.eda.qmsg
│   ├── top.fit.qmsg
│   ├── top.hier_info
│   ├── top.hif
│   ├── top.lpc.html
│   ├── top.lpc.rdb
│   ├── top.lpc.txt
│   ├── top.map.ammdb
│   ├── top.map.bpm
│   ├── top.map.cdb
│   ├── top.map.hdb
│   ├── top.map.kpt
│   ├── top.map.logdb
│   ├── top.map.qmsg
│   ├── top.map.rdb
│   ├── top.map_bb.cdb
│   ├── top.map_bb.hdb
│   ├── top.map_bb.logdb
│   ├── top.npp.qmsg
│   ├── top.pre_map.cdb
│   ├── top.pre_map.hdb
│   ├── top.qns
│   ├── top.root_partition.map.reg_db.cdb
│   ├── top.routing.rdb
│   ├── top.rtlv.hdb
│   ├── top.rtlv_sg.cdb
│   ├── top.rtlv_sg_swap.cdb
│   ├── top.sgate.nvd
│   ├── top.sgate_sm.nvd
│   ├── top.sld_design_entry.sci
│   ├── top.sld_design_entry_dsc.sci
│   ├── top.smart_action.txt
│   ├── top.sta.qmsg
│   ├── top.sta.rdb
│   ├── top.tis_db_list.ddb
│   ├── top.tiscmp.fast_1100mv_0c.ddb
│   ├── top.tiscmp.fast_1100mv_85c.ddb
│   ├── top.tiscmp.fastest_slow_1100mv_0c.ddb
│   ├── top.tiscmp.fastest_slow_1100mv_85c.ddb
│   ├── top.tiscmp.slow_1100mv_0c.ddb
│   ├── top.tiscmp.slow_1100mv_85c.ddb
│   ├── top.tmw_info
│   ├── top.vpr.ammdb
│   └── top_partition_pins.json
├── dds.v
├── dds.v.bak
├── dds_ddsqam.bmp
├── diff.v
├── diff_diffqam.bmp
├── fifo_data_in.v
├── fifo_data_in.v.bak
├── greybox_tmp
│   └── cbx_args.txt
├── incremental_db
│   ├── README
│   └── compiled_partitions
│   ├── top.db_info
│   ├── top.root_partition.cmp.ammdb
│   ├── top.root_partition.cmp.cdb
│   ├── top.root_partition.cmp.dfp
│   ├── top.root_partition.cmp.hbdb.cdb
│   ├── top.root_partition.cmp.hbdb.hdb
│   ├── top.root_partition.cmp.hbdb.sig
│   ├── top.root_partition.cmp.hdb
│   ├── top.root_partition.cmp.kpt
│   ├── top.root_partition.cmp.logdb
│   ├── top.root_partition.cmp.rcfdb
│   ├── top.root_partition.map.cdb
│   ├── top.root_partition.map.dpi
│   ├── top.root_partition.map.hbdb.cdb
│   ├── top.root_partition.map.hbdb.hb_info
│   ├── top.root_partition.map.hbdb.hdb
│   ├── top.root_partition.map.hbdb.sig
│   ├── top.root_partition.map.hdb
│   ├── top.root_partition.map.kpt
│   ├── top.rrp.hdb
│   └── top.rrs.cdb
├── myfifo.qip
├── myfifo.v
├── myfifo_bb.v
├── rom_cose.v
├── rom_cose_cose1.bmp
├── rom_sine.v
├── rom_sine_sine1.bmp
├── shift.v
├── shift.v.bak
├── shift_shiftqam.bmp
├── simulation
│   └── modelsim
│   ├── modelsim.ini
│   ├── msim_transcript
│   ├── rtl_work
│   │   ├── _info
│   │   ├── _lib.qdb
│   │   ├── _lib1_0.qdb
│   │   ├── _lib1_0.qpg
│   │   ├── _lib1_0.qtl
│   │   └── _vmake
│   ├── top.sft
│   ├── top.vo
│   ├── top_modelsim.xrf
│   ├── top_run_msim_rtl_verilog.do
│   ├── top_run_msim_rtl_verilog.do.bak
│   ├── top_run_msim_rtl_verilog.do.bak1
│   ├── top_run_msim_rtl_verilog.do.bak10
│   ├── top_run_msim_rtl_verilog.do.bak11
│   ├── top_run_msim_rtl_verilog.do.bak2
│   ├── top_run_msim_rtl_verilog.do.bak3
│   ├── top_run_msim_rtl_verilog.do.bak4
│   ├── top_run_msim_rtl_verilog.do.bak5
│   ├── top_run_msim_rtl_verilog.do.bak6
│   ├── top_run_msim_rtl_verilog.do.bak7
│   ├── top_run_msim_rtl_verilog.do.bak8
│   ├── top_run_msim_rtl_verilog.do.bak9
│   ├── top_v.sdo
│   └── vsim.wlf
├── timing
│   └── custom
│   ├── top.vo
│   └── top_v.sdo
├── top.asm.rpt
├── top.bmp
├── top.done
├── top.eda.rpt
├── top.fit.rpt
├── top.fit.smsg
├── top.fit.summary
├── top.flow.rpt
├── top.jdi
├── top.map.rpt
├── top.map.summary
├── top.pin
├── top.pof
├── top.qpf
├── top.qsf
├── top.qws
├── top.sld
├── top.sof
├── top.sta.rpt
├── top.sta.summary
├── top.tan.rpt
├── top.tan.summary
├── top.v
├── top.v.bak
├── top_assignment_defaults.qdf
├── top_nativelink_simulation.rpt
├── top_tb.v
└── top_tb.v.bak

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