实例介绍
【实例简介】
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【实例截图】
【核心代码】
30337《基于HyperLynx90的信号和电源完整性仿真分析》资料包
├── 12章
│ └── HDMI_designkit
│ ├── 5.csv
│ ├── HyperLynx.xml
│ ├── HyperLynxIcModels.bak
│ ├── HyperLynxIcModels.csv
│ ├── Lab-HDMI.pdf
│ ├── Mentor HDMI Design Kit Presentation.pdf
│ ├── Molex_HDMI_cable_4port.pls
│ ├── Molex_HDMI_cable_4port.s4p
│ ├── Molex_HDMI_cable_8port.s8p
│ ├── S8p model 1m HDMI 887689800.pdf
│ ├── TMDS_stimulus.bit
│ ├── Untitled.pjh
│ ├── User.mask
│ ├── models.ini
│ ├── test.ffs
│ ├── test.pjh
│ ├── test_cable_TMDS341_trial.ffs
│ ├── test_cable_TMDS341_trial.pjh
│ ├── test_for_inter_pair_skew.ffs
│ ├── test_for_inter_pair_skew.pjh
│ ├── test_for_intra_pair_skew.ffs
│ ├── test_for_intra_pair_skew.pjh
│ └── tmds341.ibs
├── 13章
│ └── PCIE
│ └── PCIE
│ ├── Doc
│ │ ├── HyperLynx_PCIe_webinar.pdf
│ │ └── PCIe_lab.pdf
│ ├── README.txt
│ ├── Simulation
│ │ ├── 1_PCIe_Loss.ffs
│ │ ├── 1_PCIe_Loss.pjh
│ │ ├── 2_PCIe_Simulation_TXval.ffs
│ │ ├── 2_PCIe_Simulation_TXval.pjh
│ │ ├── 3_PCIe_Simulation_varTW.ffs
│ │ ├── 3_PCIe_Simulation_varTW.pjh
│ │ ├── 4_PCIe_Simulation_MSxtlk.ffs
│ │ ├── 4_PCIe_Simulation_MSxtlk.pjh
│ │ ├── 5_PCIe_Simulation_SLxtlk.ffs
│ │ ├── 5_PCIe_Simulation_SLxtlk.pjh
│ │ ├── 6_PCIe_Simulation_DeE.ffs
│ │ ├── 6_PCIe_Simulation_DeE.pjh
│ │ ├── PCIe_Simulation_DeE.ffs
│ │ └── PCIe_Simulation_DeE.pjh
│ └── models
│ ├── DeE_trsnmtr.sp
│ ├── DeE_trsnmtr_hsp.sp
│ ├── noDeE_trsnmtr.sp
│ ├── noDeE_trsnmtr_hsp.sp
│ └── pci_express.ibs
├── 14章
│ └── SATA
│ └── SATA
│ ├── Doc
│ │ ├── HyperLynx_SATA_webinar.pdf
│ │ └── SATA_lab.pdf
│ ├── README.txt
│ ├── Simulation
│ │ ├── 1_SATA_hiloss_eye1p5.ffs
│ │ ├── 1_SATA_hiloss_eye1p5.pjh
│ │ ├── 2_SATA_loloss_eye1p5.ffs
│ │ ├── 2_SATA_loloss_eye1p5.pjh
│ │ ├── 3_SATA_loloss_SATAxtk_eye1p5.ffs
│ │ ├── 3_SATA_loloss_SATAxtk_eye1p5.pjh
│ │ ├── 4_SATA_loloss_5Vxtk_eye1p5.ffs
│ │ ├── 4_SATA_loloss_5Vxtk_eye1p5.pjh
│ │ ├── 50_bit_main.bit
│ │ ├── HyperLynx.xml
│ │ └── ocsatal.IBS
│ └── models
│ └── ocsatal.IBS
├── 15章
│ └── SAS
│ └── SAS
│ ├── Doc
│ │ ├── SAS_Design_Webinar.pdf
│ │ └── SAS_lab.pdf
│ ├── README.txt
│ ├── Simulation
│ │ ├── 1_SAS_stackup_plan.ffs
│ │ ├── 1_SAS_stackup_plan.pjh
│ │ ├── 2_SAS_tx_test.ffs
│ │ ├── 2_SAS_tx_test.pjh
│ │ ├── 3_SAS_loss_sim.ffs
│ │ ├── 3_SAS_loss_sim.pjh
│ │ ├── 4_SAS_xtalk_sim.ffs
│ │ ├── 4_SAS_xtalk_sim.pjh
│ │ ├── HyperLynx.xml
│ │ └── sas.ibs
│ └── models
│ └── sas.ibs
├── 16章
│ └── DDR
│ └── DDR
│ ├── Address
│ │ ├── DDR_2DIMM_address_min.ffs
│ │ ├── DDR_2DIMM_address_min.pjh
│ │ ├── DDR_4DIMM_address_max.ffs
│ │ ├── DDR_4DIMM_address_min.ffs
│ │ ├── DDR_4DIMM_address_min.pjh
│ │ └── HyperLynx.xml
│ ├── Data
│ │ ├── DDR_4DIMM_data_max.ffs
│ │ ├── DDR_4DIMM_data_max.pjh
│ │ ├── DDR_4DIMM_data_min.ffs
│ │ ├── DDR_4DIMM_data_min.pjh
│ │ ├── HyperLynx.xml
│ │ └── UNNAMED0.pjh
│ ├── Doc
│ │ ├── DDR_address_lab.pdf
│ │ ├── DDR_data_lab.pdf
│ │ └── HyperLynx_DDR_presentation.pdf
│ ├── README.txt
│ └── models
│ ├── t85a.ibs
│ ├── v2pro.ibs
│ └── virtex4.ibs
├── 17章
│ └── USB
│ └── HyperLynx_USB
│ ├── FFS
│ │ ├── UNNAMED0.pjh
│ │ ├── USB_link.ffs
│ │ ├── USB_link.pjh
│ │ └── Untitled.pjh
│ ├── README.txt
│ ├── docs
│ │ ├── HyperLynx-USB.pdf
│ │ └── USB-lab.pdf
│ └── models
│ ├── cy7c680016.ibs
│ └── cy7c68013.ibs
├── 18章
│ ├── Exer2
│ │ ├── DC_Drop.txt
│ │ ├── DC_Drop_Test.txt
│ │ ├── DW.log
│ │ ├── HL_SI-SPICE_000.out
│ │ ├── HL_SI-SPICE_001.out
│ │ ├── HL_SI-SPICE_004.out
│ │ ├── HL_SI-SPICE_007.out
│ │ ├── HyperLynx.xml
│ │ ├── HyperLynx.zip
│ │ ├── Ip5V.dcs
│ │ ├── Ip5V.ffs
│ │ ├── Ip5V.pjh
│ │ ├── Thermal_1.5V.txt
│ │ ├── Untitled.pjh
│ │ ├── Untitled_.z1p
│ │ ├── Untitled_1.z1p
│ │ ├── Untitled_2.z1p
│ │ ├── Untitled_3.z1p
│ │ ├── nonet.dcs
│ │ ├── nonet.ffs
│ │ ├── nonet.pjh
│ │ ├── post_dc_drop.dcs
│ │ ├── post_dc_drop.hyp
│ │ └── post_dc_drop.pjh
│ └── Exer3
│ ├── 2.5V&1.8V.dcs
│ ├── DCDROP_2014-04-22-01-02-12
│ │ ├── DCDROP_1.8V.txt
│ │ ├── DCDROP_2.5V.txt
│ │ └── report.txt
│ ├── DW.log
│ ├── HyperLynx.xml
│ ├── HyperLynx.zip
│ ├── Untitled.ffs
│ ├── Untitled.pjh
│ ├── Untitled_.z1p
│ ├── Untitled_.z2p
│ ├── Untitled_.z2p.ports
│ ├── Untitled_1.z1p
│ ├── Untitled_1.z2p
│ ├── Untitled_1.z2p.ports
│ ├── Untitled_2.z1p
│ ├── Untitled_3.z1p
│ ├── batch_dc_drop.hyp
│ └── batch_dc_drop.pjh
├── 19章
│ ├── Exer2
│ │ ├── DW.log
│ │ ├── HyperLynx.xml
│ │ ├── HyperLynx.zip
│ │ ├── post_decoupling.dao
│ │ ├── post_decoupling.hyp
│ │ ├── post_decoupling.pjh
│ │ ├── post_decoupling_.z1p
│ │ ├── post_decoupling_.z4p
│ │ ├── post_decoupling_.z4p.ports
│ │ ├── post_decoupling_1.z4p
│ │ ├── post_decoupling_1.z4p.ports
│ │ ├── post_decoupling_2.z4p
│ │ ├── post_decoupling_2.z4p.ports
│ │ ├── post_decoupling_3.z4p
│ │ ├── post_decoupling_3.z4p.ports
│ │ ├── post_decoupling_4.z4p
│ │ └── post_decoupling_4.z4p.ports
│ ├── Exer3
│ │ ├── DW.log
│ │ ├── HyperLynx.xml
│ │ ├── post_decoupling_caps.hyp
│ │ ├── post_decoupling_caps.pjh
│ │ ├── post_decoupling_caps.xls
│ │ ├── post_decoupling_caps_.z1p
│ │ └── post_decoupling_caps_1.z1p
│ └── Exer4
│ ├── DW.log
│ ├── HyperLynx.xml
│ ├── HyperLynx.zip
│ ├── post_decoupling_caps_models.qpl
│ ├── post_decoupling_caps_qpl.bud
│ ├── post_decoupling_caps_qpl.hyp
│ ├── post_decoupling_caps_qpl.pjh
│ ├── post_decoupling_caps_qpl_.z1p
│ ├── post_decoupling_caps_qpl_1.z1p
│ ├── post_decoupling_caps_qpl_2.z1p
│ ├── post_decoupling_caps_qpl_3.z1p
│ └── post_decoupling_caps_qpl_4.z1p
├── 20章
│ ├── Exer1
│ │ ├── HyperLynx.xml
│ │ ├── pre_noise.ffs
│ │ └── pre_noise.pjh
│ ├── Exer1_2
│ │ ├── BW.log
│ │ ├── HL_SI-SPICE_000.out
│ │ ├── HL_SI-SPICE_001.out
│ │ ├── HyperLynx.xml
│ │ ├── coS.log
│ │ ├── cosim.ffs
│ │ ├── cosim.pjh
│ │ └── cosim_.z1p
│ └── Exer2
│ ├── HyperLynx.xml
│ ├── HyperLynx.zip
│ ├── SSN.log
│ ├── post_noise.hyp
│ └── post_noise.pjh
├── 21章~26章
│ └── Adv_HL_Trng
│ ├── Memory_Interface
│ │ ├── MT16HTF6464AY-40EB2_hyp
│ │ │ ├── MT16HTF6464AY-40EB2.bud
│ │ │ ├── MT16HTF6464AY-40EB2.hyp
│ │ │ ├── MT16HTF6464AY-40EB2.pjh
│ │ │ ├── MT16HTF6464AY-40EB2.ref
│ │ │ ├── eeprom_nc.ibs
│ │ │ ├── not_used.ibs
│ │ │ ├── test_point.ibs
│ │ │ └── u26a.ibs
│ │ ├── models
│ │ │ ├── HyperLynxIcModels.csv
│ │ │ ├── controller.ibs
│ │ │ ├── eeprom_nc.ibs
│ │ │ ├── not_used.ibs
│ │ │ ├── stratix2.ibs
│ │ │ ├── toggle_50bits.bit
│ │ │ ├── u26a.ibs
│ │ │ ├── u26a_1.ibs
│ │ │ └── u26a_2.ibs
│ │ ├── postlayout
│ │ │ ├── MBD
│ │ │ │ ├── MBD.bbd
│ │ │ │ ├── MBD.bud
│ │ │ │ ├── MBD.hyp
│ │ │ │ ├── MBD.pjh
│ │ │ │ └── MBD.ref
│ │ │ ├── MultiBoard
│ │ │ │ ├── DDR_Results_Aug-7-2014_11h-02m
│ │ │ │ │ ├── DDR_audit-NewMultipleBoardProject-.xls
│ │ │ │ │ ├── DDR_log-NewMultipleBoardProject-.txt
│ │ │ │ │ ├── DDR_report_SI_measurements_Typ.xls
│ │ │ │ │ ├── DDR_report_address_allcases_Typ.xls
│ │ │ │ │ ├── DDR_report_address_violations_Typ.xls
│ │ │ │ │ ├── DDR_report_address_worstcases_Typ.xls
│ │ │ │ │ ├── DDR_report_data_allcases_Typ.xls
│ │ │ │ │ ├── DDR_report_data_violations_Typ.xls
│ │ │ │ │ ├── DDR_report_data_worstcases_Typ.xls
│ │ │ │ │ ├── DRV_Waveforms_Typ
│ │ │ │ │ │ ├── net-CK_P1_drv-U1_B00.Y8&Y7_W1.csv
│ │ │ │ │ │ ├── net-CK_P4_drv-U1_B00.AC5&AB5_W1.csv
│ │ │ │ │ │ ├── net-DQ0_drv-U19_B01.L1_R1_2.csv
│ │ │ │ │ │ ├── net-DQ0_drv-U19_B02.L1_R2_2.csv
│ │ │ │ │ │ ├── net-DQ0_drv-U1_B00.AR4_W1.csv
│ │ │ │ │ │ ├── net-DQ0_drv-U1_B00.AR4_W2.csv
│ │ │ │ │ │ ├── net-DQ0_drv-U1_B01.L9_R1_1.csv
│ │ │ │ │ │ ├── net-DQ0_drv-U1_B02.L9_R2_1.csv
│ │ │ │ │ │ ├── net-DQS_P0_drv-U19_B01.J7&H8_R1_2_after_shift.csv
│ │ │ │ │ │ ├── net-DQS_P0_drv-U19_B01.J7&H8_R1_2_before_shift.csv
│ │ │ │ │ │ ├── net-DQS_P0_drv-U19_B02.J7&H8_R2_2_after_shift.csv
│ │ │ │ │ │ ├── net-DQS_P0_drv-U19_B02.J7&H8_R2_2_before_shift.csv
│ │ │ │ │ │ ├── net-DQS_P0_drv-U1_B00.AM8&AM7_W1.csv
│ │ │ │ │ │ ├── net-DQS_P0_drv-U1_B00.AM8&AM7_W2.csv
│ │ │ │ │ │ ├── net-DQS_P0_drv-U1_B01.J7&H8_R1_1_after_shift.csv
│ │ │ │ │ │ ├── net-DQS_P0_drv-U1_B01.J7&H8_R1_1_before_shift.csv
│ │ │ │ │ │ ├── net-DQS_P0_drv-U1_B02.J7&H8_R2_1_after_shift.csv
│ │ │ │ │ │ └── net-DQS_P0_drv-U1_B02.J7&H8_R2_1_before_shift.csv
│ │ │ │ │ └── RCV_Waveforms_Typ
│ │ │ │ │ ├── net-CK_P1_drv-U1_B00.Y8&Y7_rcv-U19_B01.M8&N8_W1.csv
│ │ │ │ │ ├── net-CK_P1_drv-U1_B00.Y8&Y7_rcv-U1_B01.M8&N8_W1.csv
│ │ │ │ │ ├── net-CK_P4_drv-U1_B00.AC5&AB5_rcv-U19_B02.M8&N8_W1.csv
│ │ │ │ │ ├── net-CK_P4_drv-U1_B00.AC5&AB5_rcv-U1_B02.M8&N8_W1.csv
│ │ │ │ │ ├── net-DQ0_drv-U19_B01.L1_rcv-U1_B00.AR4_R1_2.csv
│ │ │ │ │ ├── net-DQ0_drv-U19_B02.L1_rcv-U1_B00.AR4_R2_2.csv
│ │ │ │ │ ├── net-DQ0_drv-U1_B00.AR4_rcv-U19_B01.L1_W1.csv
│ │ │ │ │ ├── net-DQ0_drv-U1_B00.AR4_rcv-U19_B02.L1_W2.csv
│ │ │ │ │ ├── net-DQ0_drv-U1_B00.AR4_rcv-U1_B01.L9_W1.csv
│ │ │ │ │ ├── net-DQ0_drv-U1_B00.AR4_rcv-U1_B02.L9_W2.csv
│ │ │ │ │ ├── net-DQ0_drv-U1_B01.L9_rcv-U1_B00.AR4_R1_1.csv
│ │ │ │ │ ├── net-DQ0_drv-U1_B02.L9_rcv-U1_B00.AR4_R2_1.csv
│ │ │ │ │ ├── net-DQS_P0_drv-U19_B01.J7&H8_rcv-U1_B00.AM8&AM7_R1_2_after_shift.csv
│ │ │ │ │ ├── net-DQS_P0_drv-U19_B01.J7&H8_rcv-U1_B00.AM8&AM7_R1_2_before_shift.csv
│ │ │ │ │ ├── net-DQS_P0_drv-U19_B02.J7&H8_rcv-U1_B00.AM8&AM7_R2_2_after_shift.csv
│ │ │ │ │ ├── net-DQS_P0_drv-U19_B02.J7&H8_rcv-U1_B00.AM8&AM7_R2_2_before_shift.csv
│ │ │ │ │ ├── net-DQS_P0_drv-U1_B00.AM8&AM7_rcv-U19_B01.J7&H8_W1.csv
│ │ │ │ │ ├── net-DQS_P0_drv-U1_B00.AM8&AM7_rcv-U19_B02.J7&H8_W2.csv
│ │ │ │ │ ├── net-DQS_P0_drv-U1_B00.AM8&AM7_rcv-U1_B01.J7&H8_W1.csv
│ │ │ │ │ ├── net-DQS_P0_drv-U1_B00.AM8&AM7_rcv-U1_B02.J7&H8_W2.csv
│ │ │ │ │ ├── net-DQS_P0_drv-U1_B01.J7&H8_rcv-U1_B00.AM8&AM7_R1_1_after_shift.csv
│ │ │ │ │ ├── net-DQS_P0_drv-U1_B01.J7&H8_rcv-U1_B00.AM8&AM7_R1_1_before_shift.csv
│ │ │ │ │ ├── net-DQS_P0_drv-U1_B02.J7&H8_rcv-U1_B00.AM8&AM7_R2_1_after_shift.csv
│ │ │ │ │ └── net-DQS_P0_drv-U1_B02.J7&H8_rcv-U1_B00.AM8&AM7_R2_1_before_shift.csv
│ │ │ │ ├── HyperLynx.xml
│ │ │ │ ├── HyperLynx.zip
│ │ │ │ ├── NewMultipleBoardProject.ddr
│ │ │ │ ├── NewMultipleBoardProject.pjh
│ │ │ │ └── NewMultipleBoardProject.ref
│ │ │ ├── SLOT1
│ │ │ │ ├── MT16HTF6464AY-40EB2_1.bbd
│ │ │ │ ├── MT16HTF6464AY-40EB2_1.bud
│ │ │ │ ├── MT16HTF6464AY-40EB2_1.hyp
│ │ │ │ └── MT16HTF6464AY-40EB2_1.ref
│ │ │ └── SLOT2
│ │ │ ├── MT16HTF6464AY-40EB2_2.bbd
│ │ │ ├── MT16HTF6464AY-40EB2_2.bud
│ │ │ ├── MT16HTF6464AY-40EB2_2.hyp
│ │ │ └── MT16HTF6464AY-40EB2_2.ref
│ │ ├── prelayout
│ │ │ ├── crosstalk_sims
│ │ │ │ ├── differential
│ │ │ │ │ ├── memory_diff_strobe_xtalk.ffs
│ │ │ │ │ └── memory_diff_strobe_xtalk.pjh
│ │ │ │ └── single_ended
│ │ │ │ ├── memory_single_ended_dq_xtalk.ffs
│ │ │ │ └── memory_single_ended_dq_xtalk.pjh
│ │ │ ├── si_sims
│ │ │ │ ├── differential
│ │ │ │ │ ├── memory_diff_strobe.ffs
│ │ │ │ │ └── memory_diff_strobe.pjh
│ │ │ │ └── single_ended
│ │ │ │ └── solution
│ │ │ │ ├── memory_single_ended_data_solution.ffs
│ │ │ │ └── memory_single_ended_data_solution.pjh
│ │ │ └── timing_sims
│ │ │ └── data
│ │ │ ├── derating_interpolation.xls
│ │ │ ├── dq_with_diff_dqs.ffs
│ │ │ └── dq_with_diff_dqs.pjh
│ │ └── stimulus
│ │ └── PRBS_2p5ns_bo5.eds
│ └── SERDES_Interface
│ ├── models
│ │ ├── DeE_trsnmtr.sp
│ │ ├── Receiver.sp
│ │ ├── V4_TXRX_simp_pkg_model.s4p
│ │ ├── cap0402.sp
│ │ ├── connector.s4p
│ │ ├── ff896_2vp20_max.s4p
│ │ ├── noDeE_trsnmtr.sp
│ │ ├── pci_express.ibs
│ │ └── pcie_mbd.ibs
│ ├── postlayout
│ │ ├── Add-In_Card
│ │ │ ├── Add_In_Card.ref
│ │ │ ├── Copy of Add_In_Card.ref
│ │ │ ├── _PCI_EXP_CH2_IN_P.s2p
│ │ │ ├── _PCI_EXP_CH2_IN_P_300ps.s2p
│ │ │ ├── _SModelTemp.sp
│ │ │ ├── _SModelTemp_Run.lis
│ │ │ ├── _SModelTemp_Run.sp
│ │ │ ├── _SModelTemp_old.sp
│ │ │ ├── add_in_card.b03
│ │ │ ├── add_in_card.b04
│ │ │ ├── add_in_card.b05
│ │ │ ├── add_in_card.bb3
│ │ │ ├── add_in_card.bb4
│ │ │ ├── add_in_card.bb5
│ │ │ ├── add_in_card.bbd
│ │ │ ├── add_in_card.bud
│ │ │ ├── add_in_card.hyp
│ │ │ └── add_in_card.pjh
│ │ ├── Motherboard
│ │ │ ├── Coupling0001.TXT
│ │ │ ├── mbd.bbd
│ │ │ ├── mbd.bud
│ │ │ ├── mbd.hyp
│ │ │ ├── mbd.pjh
│ │ │ ├── mbd.ref
│ │ │ └── mbd.stk
│ │ ├── MultiBoard
│ │ │ ├── CHANNEL2_TX_TO_J2_N_B00.sp
│ │ │ ├── CHANNEL2_TX_TO_J2_N_B00_Run.sp
│ │ │ ├── DeE_trsnmtr.sp
│ │ │ ├── Entire_System.pjh
│ │ │ ├── Entire_System.ref
│ │ │ ├── Receiver.sp
│ │ │ ├── V4_TXRX_simp_pkg_model.s4p
│ │ │ ├── cap0402.sp
│ │ │ ├── connector.s4p
│ │ │ ├── debugOutput.txt
│ │ │ ├── ff896_2vp20_max.s4p
│ │ │ ├── noDeE_trsnmtr.sp
│ │ │ ├── pci_express.ibs
│ │ │ └── pcie_mbd.ibs
│ │ └── Riser_Card
│ │ ├── Riser_Card.bbd
│ │ ├── Riser_Card.bud
│ │ ├── Riser_Card.hyp
│ │ ├── Riser_Card.pjh
│ │ └── Riser_Card.ref
│ └── prelayout
│ ├── DeE_trsnmtr.sp
│ ├── HyperLynx.xml
│ ├── Receiver.sp
│ ├── V4_TXRX_simp_pkg_model.s4p
│ ├── cap0402.sp
│ ├── channel_simple.ffs
│ ├── channel_simple.pjh
│ ├── chip_to_addin.s4p
│ ├── chip_to_addin_real.ffs
│ ├── chip_to_addin_real.pjh
│ ├── chip_to_chip.ffs
│ ├── chip_to_chip.pjh
│ ├── chip_to_chip.s4p
│ ├── connector.s4p
│ ├── ff896_2vp20_max.s4p
│ ├── modelsim.ini
│ ├── noDeE_trsnmtr.sp
│ ├── pci_express.ibs
│ ├── pcie_mbd.ibs
│ ├── riser_backpln_addin.ffs
│ ├── riser_backpln_addin.pjh
│ ├── riser_backpln_addin.s4p
│ ├── validate_rx.ffs
│ ├── validate_rx.pjh
│ ├── validate_rx.wdb
│ ├── validate_tx.ffs
│ └── validate_tx.pjh
└── 4~11章 SI教程
├── models
│ ├── 74F573.ibs
│ ├── 92lv222.ibs
│ ├── HyperLynxIcModels.bak
│ ├── HyperLynxIcModels.csv
│ ├── MC100EL11D_PECL.IBS
│ ├── MC74AC573DW_5.IBS
│ ├── MC74AC574DW_33.IBS
│ ├── Ramp.mod
│ ├── b_diff2.inc
│ ├── clock_gen.ibs
│ ├── ibis_err.ibs
│ ├── ibis_err_orig.ibs
│ ├── io_cntrl.ibs
│ ├── mem_ctrl.ibs
│ ├── my_cpu.ibs
│ ├── my_fpga.ibs
│ ├── ok_ibis_err.ibs
│ ├── rdram.ibs
│ └── xc18v02.ibs
├── postlayout
│ ├── 74F573.ibs
│ ├── 92lv222.ibs
│ ├── Coupling0001.TXT
│ ├── HYPERLYNX_CLASS_FINAL_BLZ.HYP
│ ├── HYPERLYNX_CLASS_FINAL_BLZ.bud
│ ├── HYPERLYNX_CLASS_FINAL_BLZ.pjh
│ ├── HYPERLYNX_CLASS_FINAL_BLZ_t.grf
│ ├── HYPERLYNX_CLASS_FINAL_BLZ_t.hlt
│ ├── HYPERLYNX_CLASS_FINAL_BLZ_t.loc
│ ├── HYPERLYNX_CLASS_FINAL_BLZ_t.out
│ ├── HYPERLYNX_CLASS_FINAL_BLZ_t.rvw
│ ├── HyperLynx.xml
│ ├── HyperLynx.zip
│ ├── HyperLynxIcModels.bak
│ ├── HyperLynxIcModels.csv
│ ├── MC100EL11D_PECL.IBS
│ ├── MC74AC573DW_5.IBS
│ ├── MC74AC574DW_33.IBS
│ ├── RAM_MODULE_COMPLETE.HYP
│ ├── RAM_MODULE_COMPLETE.b02
│ ├── RAM_MODULE_COMPLETE.bud
│ ├── Ramp.mod
│ ├── b_diff2.inc
│ ├── clock_gen.ibs
│ ├── hyperlynx_class_final_blz.ref
│ ├── ibis_err.ibs
│ ├── ibis_err_orig.ibs
│ ├── io_cntrl.ibs
│ ├── mem_ctrl.ibs
│ ├── my_cpu.ibs
│ ├── my_fpga.ibs
│ ├── ok_ibis_err.ibs
│ ├── ram_module_complete.ref
│ ├── rdram.ibs
│ ├── training.qpl
│ └── xc18v02.ibs
└── prelayout
├── 74F573.ibs
├── 74FCT3244_DS.pdf
├── 92lv222.ibs
├── DS92LV222A.pdf
├── HyperLynx.xml
├── HyperLynxIcModels.bak
├── HyperLynxIcModels.csv
├── IBISTest.TLN
├── IBISTest.pjh
├── IDT_AN_124.pdf
├── MC100EL11D_PECL.IBS
├── MC74AC573DW_5.IBS
├── MC74AC574DW_33.IBS
├── Qreflections.PJH
├── Ramp.mod
├── Untitled.pjh
├── adms_example.ffs
├── adms_example.ini
├── adms_example.pjh
├── adms_example.wdb
├── adms_example_done.ffs
├── adms_example_done.ini
├── adms_example_done.pjh
├── b_diff2.inc
├── clock_gen.ibs
├── crosstalk_done.ffs
├── crosstalk_done.pjh
├── diff_pair_example.TLN
├── diff_pair_example.ffs
├── diff_pair_example.pjh
├── ibis_err.ibs
├── ibis_err_orig.ibs
├── io_cntrl.ibs
├── jiawenxinjian.ffs
├── jiawenxinjian.pjh
├── jiawenxinjianjj.ffs
├── jiawenxinjianjj.pjh
├── libfile_eldo_123.cir
├── mem_ctrl.ibs
├── modelsim.ini
├── my_cpu.ibs
├── my_fpga.ibs
├── ok_ibis_err.ibs
├── rdram.ibs
├── reflections.TLN
├── reflections.ffs
├── reflections.pjh
├── si_&_delay_done.ffs
├── si_&_delay_done.pjh
├── sis_kit_v2p_v3.7
│ ├── Connector_models
│ │ └── Teradyne_HSD
│ │ ├── doc
│ │ │ └── finalecrvhdmhsd568.pdf
│ │ ├── models
│ │ │ ├── hsd5ab.cir
│ │ │ ├── hsd5de.cir
│ │ │ ├── hsd6ab.cir
│ │ │ ├── hsd6de.cir
│ │ │ ├── hsd8ab.cir
│ │ │ ├── hsd8de.cir
│ │ │ └── hsd8gh.cir
│ │ └── readme.txt
│ ├── Doc
│ │ ├── readme.txt
│ │ └── sis_kit_v2p.pdf
│ ├── Example
│ │ └── Hyp_bp
│ │ ├── RocketIO Design Kit for HyperLynx User Guide (Eldo).pdf
│ │ ├── TXX.inc
│ │ ├── Xilinx_Eldo.inc
│ │ ├── readme.txt
│ │ ├── rocketio_bp.TLN
│ │ ├── rocketio_bp.ffs
│ │ ├── rocketio_chp_to_chp.TLN
│ │ ├── rocketio_chp_to_chp.ffs
│ │ └── rocketio_chp_to_chp.pjh
│ ├── IC_models
│ │ ├── eldo
│ │ │ ├── b_diff2.inc
│ │ │ ├── decoup_cap.inc
│ │ │ ├── esd_in.inc
│ │ │ ├── rxinpad.inc
│ │ │ ├── tinv.inc
│ │ │ ├── tnand2.inc
│ │ │ ├── v2pro.lib
│ │ │ └── wirebond.inc
│ │ ├── hspice
│ │ │ ├── b_diff2.inc
│ │ │ ├── decoup_cap.inc
│ │ │ ├── esd_in.inc
│ │ │ ├── rxinpad.inc
│ │ │ ├── tinv.inc
│ │ │ ├── tnand2.inc
│ │ │ ├── v2pro.lib
│ │ │ └── wirebond.inc
│ │ └── icx
│ │ ├── b_diff2.inc
│ │ ├── decoup_cap.inc
│ │ ├── esd_in.inc
│ │ ├── rxinpad.inc
│ │ ├── tinv.inc
│ │ ├── tnand2.inc
│ │ ├── v2pro.lib
│ │ └── wirebond.inc
│ ├── Pkg_models
│ │ ├── ff1152_2vp20_max.inc
│ │ ├── ff1152_2vp20_max.s4p
│ │ ├── ff1152_2vp20_min.inc
│ │ ├── ff1152_2vp20_min.s4p
│ │ ├── ff1152_2vp30_max.inc
│ │ ├── ff1152_2vp30_max.pls
│ │ ├── ff1152_2vp30_max.s4p
│ │ ├── ff1152_2vp30_min.inc
│ │ ├── ff1152_2vp30_min.s4p
│ │ ├── ff1517_2vp70_max.inc
│ │ ├── ff1517_2vp70_max.s4p
│ │ ├── ff1517_2vp70_min.inc
│ │ ├── ff1517_2vp70_min.s4p
│ │ ├── ff1704_2vp70_max.inc
│ │ ├── ff1704_2vp70_max.s4p
│ │ ├── ff1704_2vp70_min.inc
│ │ ├── ff1704_2vp70_min.s4p
│ │ ├── ff672_2vp7.rlc
│ │ ├── ff896_2vp20_max.inc
│ │ ├── ff896_2vp20_max.s4p
│ │ ├── ff896_2vp20_min.inc
│ │ ├── ff896_2vp20_min.s4p
│ │ ├── readme.txt
│ │ └── wirebond.inc
│ ├── TXX.inc
│ └── Xilinx_Eldo.inc
├── spice_example.TLN
├── spice_example.ffs
├── spice_example.pjh
├── spice_example_done.TLN
├── spice_example_done.ffs
├── spice_example_done.pjh
├── technology.TLN
├── technology.ffs
├── technology.pjh
├── termination.TLN
├── termination.ffs
├── termination.pjh
├── topology.TLN
├── topology.ffs
├── topology.pjh
├── trace_parameters.TLN
├── trace_parameters.ffs
├── trace_parameters.pjh
└── xc18v02.ibs
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【实例截图】
【核心代码】
30337《基于HyperLynx90的信号和电源完整性仿真分析》资料包
├── 12章
│ └── HDMI_designkit
│ ├── 5.csv
│ ├── HyperLynx.xml
│ ├── HyperLynxIcModels.bak
│ ├── HyperLynxIcModels.csv
│ ├── Lab-HDMI.pdf
│ ├── Mentor HDMI Design Kit Presentation.pdf
│ ├── Molex_HDMI_cable_4port.pls
│ ├── Molex_HDMI_cable_4port.s4p
│ ├── Molex_HDMI_cable_8port.s8p
│ ├── S8p model 1m HDMI 887689800.pdf
│ ├── TMDS_stimulus.bit
│ ├── Untitled.pjh
│ ├── User.mask
│ ├── models.ini
│ ├── test.ffs
│ ├── test.pjh
│ ├── test_cable_TMDS341_trial.ffs
│ ├── test_cable_TMDS341_trial.pjh
│ ├── test_for_inter_pair_skew.ffs
│ ├── test_for_inter_pair_skew.pjh
│ ├── test_for_intra_pair_skew.ffs
│ ├── test_for_intra_pair_skew.pjh
│ └── tmds341.ibs
├── 13章
│ └── PCIE
│ └── PCIE
│ ├── Doc
│ │ ├── HyperLynx_PCIe_webinar.pdf
│ │ └── PCIe_lab.pdf
│ ├── README.txt
│ ├── Simulation
│ │ ├── 1_PCIe_Loss.ffs
│ │ ├── 1_PCIe_Loss.pjh
│ │ ├── 2_PCIe_Simulation_TXval.ffs
│ │ ├── 2_PCIe_Simulation_TXval.pjh
│ │ ├── 3_PCIe_Simulation_varTW.ffs
│ │ ├── 3_PCIe_Simulation_varTW.pjh
│ │ ├── 4_PCIe_Simulation_MSxtlk.ffs
│ │ ├── 4_PCIe_Simulation_MSxtlk.pjh
│ │ ├── 5_PCIe_Simulation_SLxtlk.ffs
│ │ ├── 5_PCIe_Simulation_SLxtlk.pjh
│ │ ├── 6_PCIe_Simulation_DeE.ffs
│ │ ├── 6_PCIe_Simulation_DeE.pjh
│ │ ├── PCIe_Simulation_DeE.ffs
│ │ └── PCIe_Simulation_DeE.pjh
│ └── models
│ ├── DeE_trsnmtr.sp
│ ├── DeE_trsnmtr_hsp.sp
│ ├── noDeE_trsnmtr.sp
│ ├── noDeE_trsnmtr_hsp.sp
│ └── pci_express.ibs
├── 14章
│ └── SATA
│ └── SATA
│ ├── Doc
│ │ ├── HyperLynx_SATA_webinar.pdf
│ │ └── SATA_lab.pdf
│ ├── README.txt
│ ├── Simulation
│ │ ├── 1_SATA_hiloss_eye1p5.ffs
│ │ ├── 1_SATA_hiloss_eye1p5.pjh
│ │ ├── 2_SATA_loloss_eye1p5.ffs
│ │ ├── 2_SATA_loloss_eye1p5.pjh
│ │ ├── 3_SATA_loloss_SATAxtk_eye1p5.ffs
│ │ ├── 3_SATA_loloss_SATAxtk_eye1p5.pjh
│ │ ├── 4_SATA_loloss_5Vxtk_eye1p5.ffs
│ │ ├── 4_SATA_loloss_5Vxtk_eye1p5.pjh
│ │ ├── 50_bit_main.bit
│ │ ├── HyperLynx.xml
│ │ └── ocsatal.IBS
│ └── models
│ └── ocsatal.IBS
├── 15章
│ └── SAS
│ └── SAS
│ ├── Doc
│ │ ├── SAS_Design_Webinar.pdf
│ │ └── SAS_lab.pdf
│ ├── README.txt
│ ├── Simulation
│ │ ├── 1_SAS_stackup_plan.ffs
│ │ ├── 1_SAS_stackup_plan.pjh
│ │ ├── 2_SAS_tx_test.ffs
│ │ ├── 2_SAS_tx_test.pjh
│ │ ├── 3_SAS_loss_sim.ffs
│ │ ├── 3_SAS_loss_sim.pjh
│ │ ├── 4_SAS_xtalk_sim.ffs
│ │ ├── 4_SAS_xtalk_sim.pjh
│ │ ├── HyperLynx.xml
│ │ └── sas.ibs
│ └── models
│ └── sas.ibs
├── 16章
│ └── DDR
│ └── DDR
│ ├── Address
│ │ ├── DDR_2DIMM_address_min.ffs
│ │ ├── DDR_2DIMM_address_min.pjh
│ │ ├── DDR_4DIMM_address_max.ffs
│ │ ├── DDR_4DIMM_address_min.ffs
│ │ ├── DDR_4DIMM_address_min.pjh
│ │ └── HyperLynx.xml
│ ├── Data
│ │ ├── DDR_4DIMM_data_max.ffs
│ │ ├── DDR_4DIMM_data_max.pjh
│ │ ├── DDR_4DIMM_data_min.ffs
│ │ ├── DDR_4DIMM_data_min.pjh
│ │ ├── HyperLynx.xml
│ │ └── UNNAMED0.pjh
│ ├── Doc
│ │ ├── DDR_address_lab.pdf
│ │ ├── DDR_data_lab.pdf
│ │ └── HyperLynx_DDR_presentation.pdf
│ ├── README.txt
│ └── models
│ ├── t85a.ibs
│ ├── v2pro.ibs
│ └── virtex4.ibs
├── 17章
│ └── USB
│ └── HyperLynx_USB
│ ├── FFS
│ │ ├── UNNAMED0.pjh
│ │ ├── USB_link.ffs
│ │ ├── USB_link.pjh
│ │ └── Untitled.pjh
│ ├── README.txt
│ ├── docs
│ │ ├── HyperLynx-USB.pdf
│ │ └── USB-lab.pdf
│ └── models
│ ├── cy7c680016.ibs
│ └── cy7c68013.ibs
├── 18章
│ ├── Exer2
│ │ ├── DC_Drop.txt
│ │ ├── DC_Drop_Test.txt
│ │ ├── DW.log
│ │ ├── HL_SI-SPICE_000.out
│ │ ├── HL_SI-SPICE_001.out
│ │ ├── HL_SI-SPICE_004.out
│ │ ├── HL_SI-SPICE_007.out
│ │ ├── HyperLynx.xml
│ │ ├── HyperLynx.zip
│ │ ├── Ip5V.dcs
│ │ ├── Ip5V.ffs
│ │ ├── Ip5V.pjh
│ │ ├── Thermal_1.5V.txt
│ │ ├── Untitled.pjh
│ │ ├── Untitled_.z1p
│ │ ├── Untitled_1.z1p
│ │ ├── Untitled_2.z1p
│ │ ├── Untitled_3.z1p
│ │ ├── nonet.dcs
│ │ ├── nonet.ffs
│ │ ├── nonet.pjh
│ │ ├── post_dc_drop.dcs
│ │ ├── post_dc_drop.hyp
│ │ └── post_dc_drop.pjh
│ └── Exer3
│ ├── 2.5V&1.8V.dcs
│ ├── DCDROP_2014-04-22-01-02-12
│ │ ├── DCDROP_1.8V.txt
│ │ ├── DCDROP_2.5V.txt
│ │ └── report.txt
│ ├── DW.log
│ ├── HyperLynx.xml
│ ├── HyperLynx.zip
│ ├── Untitled.ffs
│ ├── Untitled.pjh
│ ├── Untitled_.z1p
│ ├── Untitled_.z2p
│ ├── Untitled_.z2p.ports
│ ├── Untitled_1.z1p
│ ├── Untitled_1.z2p
│ ├── Untitled_1.z2p.ports
│ ├── Untitled_2.z1p
│ ├── Untitled_3.z1p
│ ├── batch_dc_drop.hyp
│ └── batch_dc_drop.pjh
├── 19章
│ ├── Exer2
│ │ ├── DW.log
│ │ ├── HyperLynx.xml
│ │ ├── HyperLynx.zip
│ │ ├── post_decoupling.dao
│ │ ├── post_decoupling.hyp
│ │ ├── post_decoupling.pjh
│ │ ├── post_decoupling_.z1p
│ │ ├── post_decoupling_.z4p
│ │ ├── post_decoupling_.z4p.ports
│ │ ├── post_decoupling_1.z4p
│ │ ├── post_decoupling_1.z4p.ports
│ │ ├── post_decoupling_2.z4p
│ │ ├── post_decoupling_2.z4p.ports
│ │ ├── post_decoupling_3.z4p
│ │ ├── post_decoupling_3.z4p.ports
│ │ ├── post_decoupling_4.z4p
│ │ └── post_decoupling_4.z4p.ports
│ ├── Exer3
│ │ ├── DW.log
│ │ ├── HyperLynx.xml
│ │ ├── post_decoupling_caps.hyp
│ │ ├── post_decoupling_caps.pjh
│ │ ├── post_decoupling_caps.xls
│ │ ├── post_decoupling_caps_.z1p
│ │ └── post_decoupling_caps_1.z1p
│ └── Exer4
│ ├── DW.log
│ ├── HyperLynx.xml
│ ├── HyperLynx.zip
│ ├── post_decoupling_caps_models.qpl
│ ├── post_decoupling_caps_qpl.bud
│ ├── post_decoupling_caps_qpl.hyp
│ ├── post_decoupling_caps_qpl.pjh
│ ├── post_decoupling_caps_qpl_.z1p
│ ├── post_decoupling_caps_qpl_1.z1p
│ ├── post_decoupling_caps_qpl_2.z1p
│ ├── post_decoupling_caps_qpl_3.z1p
│ └── post_decoupling_caps_qpl_4.z1p
├── 20章
│ ├── Exer1
│ │ ├── HyperLynx.xml
│ │ ├── pre_noise.ffs
│ │ └── pre_noise.pjh
│ ├── Exer1_2
│ │ ├── BW.log
│ │ ├── HL_SI-SPICE_000.out
│ │ ├── HL_SI-SPICE_001.out
│ │ ├── HyperLynx.xml
│ │ ├── coS.log
│ │ ├── cosim.ffs
│ │ ├── cosim.pjh
│ │ └── cosim_.z1p
│ └── Exer2
│ ├── HyperLynx.xml
│ ├── HyperLynx.zip
│ ├── SSN.log
│ ├── post_noise.hyp
│ └── post_noise.pjh
├── 21章~26章
│ └── Adv_HL_Trng
│ ├── Memory_Interface
│ │ ├── MT16HTF6464AY-40EB2_hyp
│ │ │ ├── MT16HTF6464AY-40EB2.bud
│ │ │ ├── MT16HTF6464AY-40EB2.hyp
│ │ │ ├── MT16HTF6464AY-40EB2.pjh
│ │ │ ├── MT16HTF6464AY-40EB2.ref
│ │ │ ├── eeprom_nc.ibs
│ │ │ ├── not_used.ibs
│ │ │ ├── test_point.ibs
│ │ │ └── u26a.ibs
│ │ ├── models
│ │ │ ├── HyperLynxIcModels.csv
│ │ │ ├── controller.ibs
│ │ │ ├── eeprom_nc.ibs
│ │ │ ├── not_used.ibs
│ │ │ ├── stratix2.ibs
│ │ │ ├── toggle_50bits.bit
│ │ │ ├── u26a.ibs
│ │ │ ├── u26a_1.ibs
│ │ │ └── u26a_2.ibs
│ │ ├── postlayout
│ │ │ ├── MBD
│ │ │ │ ├── MBD.bbd
│ │ │ │ ├── MBD.bud
│ │ │ │ ├── MBD.hyp
│ │ │ │ ├── MBD.pjh
│ │ │ │ └── MBD.ref
│ │ │ ├── MultiBoard
│ │ │ │ ├── DDR_Results_Aug-7-2014_11h-02m
│ │ │ │ │ ├── DDR_audit-NewMultipleBoardProject-.xls
│ │ │ │ │ ├── DDR_log-NewMultipleBoardProject-.txt
│ │ │ │ │ ├── DDR_report_SI_measurements_Typ.xls
│ │ │ │ │ ├── DDR_report_address_allcases_Typ.xls
│ │ │ │ │ ├── DDR_report_address_violations_Typ.xls
│ │ │ │ │ ├── DDR_report_address_worstcases_Typ.xls
│ │ │ │ │ ├── DDR_report_data_allcases_Typ.xls
│ │ │ │ │ ├── DDR_report_data_violations_Typ.xls
│ │ │ │ │ ├── DDR_report_data_worstcases_Typ.xls
│ │ │ │ │ ├── DRV_Waveforms_Typ
│ │ │ │ │ │ ├── net-CK_P1_drv-U1_B00.Y8&Y7_W1.csv
│ │ │ │ │ │ ├── net-CK_P4_drv-U1_B00.AC5&AB5_W1.csv
│ │ │ │ │ │ ├── net-DQ0_drv-U19_B01.L1_R1_2.csv
│ │ │ │ │ │ ├── net-DQ0_drv-U19_B02.L1_R2_2.csv
│ │ │ │ │ │ ├── net-DQ0_drv-U1_B00.AR4_W1.csv
│ │ │ │ │ │ ├── net-DQ0_drv-U1_B00.AR4_W2.csv
│ │ │ │ │ │ ├── net-DQ0_drv-U1_B01.L9_R1_1.csv
│ │ │ │ │ │ ├── net-DQ0_drv-U1_B02.L9_R2_1.csv
│ │ │ │ │ │ ├── net-DQS_P0_drv-U19_B01.J7&H8_R1_2_after_shift.csv
│ │ │ │ │ │ ├── net-DQS_P0_drv-U19_B01.J7&H8_R1_2_before_shift.csv
│ │ │ │ │ │ ├── net-DQS_P0_drv-U19_B02.J7&H8_R2_2_after_shift.csv
│ │ │ │ │ │ ├── net-DQS_P0_drv-U19_B02.J7&H8_R2_2_before_shift.csv
│ │ │ │ │ │ ├── net-DQS_P0_drv-U1_B00.AM8&AM7_W1.csv
│ │ │ │ │ │ ├── net-DQS_P0_drv-U1_B00.AM8&AM7_W2.csv
│ │ │ │ │ │ ├── net-DQS_P0_drv-U1_B01.J7&H8_R1_1_after_shift.csv
│ │ │ │ │ │ ├── net-DQS_P0_drv-U1_B01.J7&H8_R1_1_before_shift.csv
│ │ │ │ │ │ ├── net-DQS_P0_drv-U1_B02.J7&H8_R2_1_after_shift.csv
│ │ │ │ │ │ └── net-DQS_P0_drv-U1_B02.J7&H8_R2_1_before_shift.csv
│ │ │ │ │ └── RCV_Waveforms_Typ
│ │ │ │ │ ├── net-CK_P1_drv-U1_B00.Y8&Y7_rcv-U19_B01.M8&N8_W1.csv
│ │ │ │ │ ├── net-CK_P1_drv-U1_B00.Y8&Y7_rcv-U1_B01.M8&N8_W1.csv
│ │ │ │ │ ├── net-CK_P4_drv-U1_B00.AC5&AB5_rcv-U19_B02.M8&N8_W1.csv
│ │ │ │ │ ├── net-CK_P4_drv-U1_B00.AC5&AB5_rcv-U1_B02.M8&N8_W1.csv
│ │ │ │ │ ├── net-DQ0_drv-U19_B01.L1_rcv-U1_B00.AR4_R1_2.csv
│ │ │ │ │ ├── net-DQ0_drv-U19_B02.L1_rcv-U1_B00.AR4_R2_2.csv
│ │ │ │ │ ├── net-DQ0_drv-U1_B00.AR4_rcv-U19_B01.L1_W1.csv
│ │ │ │ │ ├── net-DQ0_drv-U1_B00.AR4_rcv-U19_B02.L1_W2.csv
│ │ │ │ │ ├── net-DQ0_drv-U1_B00.AR4_rcv-U1_B01.L9_W1.csv
│ │ │ │ │ ├── net-DQ0_drv-U1_B00.AR4_rcv-U1_B02.L9_W2.csv
│ │ │ │ │ ├── net-DQ0_drv-U1_B01.L9_rcv-U1_B00.AR4_R1_1.csv
│ │ │ │ │ ├── net-DQ0_drv-U1_B02.L9_rcv-U1_B00.AR4_R2_1.csv
│ │ │ │ │ ├── net-DQS_P0_drv-U19_B01.J7&H8_rcv-U1_B00.AM8&AM7_R1_2_after_shift.csv
│ │ │ │ │ ├── net-DQS_P0_drv-U19_B01.J7&H8_rcv-U1_B00.AM8&AM7_R1_2_before_shift.csv
│ │ │ │ │ ├── net-DQS_P0_drv-U19_B02.J7&H8_rcv-U1_B00.AM8&AM7_R2_2_after_shift.csv
│ │ │ │ │ ├── net-DQS_P0_drv-U19_B02.J7&H8_rcv-U1_B00.AM8&AM7_R2_2_before_shift.csv
│ │ │ │ │ ├── net-DQS_P0_drv-U1_B00.AM8&AM7_rcv-U19_B01.J7&H8_W1.csv
│ │ │ │ │ ├── net-DQS_P0_drv-U1_B00.AM8&AM7_rcv-U19_B02.J7&H8_W2.csv
│ │ │ │ │ ├── net-DQS_P0_drv-U1_B00.AM8&AM7_rcv-U1_B01.J7&H8_W1.csv
│ │ │ │ │ ├── net-DQS_P0_drv-U1_B00.AM8&AM7_rcv-U1_B02.J7&H8_W2.csv
│ │ │ │ │ ├── net-DQS_P0_drv-U1_B01.J7&H8_rcv-U1_B00.AM8&AM7_R1_1_after_shift.csv
│ │ │ │ │ ├── net-DQS_P0_drv-U1_B01.J7&H8_rcv-U1_B00.AM8&AM7_R1_1_before_shift.csv
│ │ │ │ │ ├── net-DQS_P0_drv-U1_B02.J7&H8_rcv-U1_B00.AM8&AM7_R2_1_after_shift.csv
│ │ │ │ │ └── net-DQS_P0_drv-U1_B02.J7&H8_rcv-U1_B00.AM8&AM7_R2_1_before_shift.csv
│ │ │ │ ├── HyperLynx.xml
│ │ │ │ ├── HyperLynx.zip
│ │ │ │ ├── NewMultipleBoardProject.ddr
│ │ │ │ ├── NewMultipleBoardProject.pjh
│ │ │ │ └── NewMultipleBoardProject.ref
│ │ │ ├── SLOT1
│ │ │ │ ├── MT16HTF6464AY-40EB2_1.bbd
│ │ │ │ ├── MT16HTF6464AY-40EB2_1.bud
│ │ │ │ ├── MT16HTF6464AY-40EB2_1.hyp
│ │ │ │ └── MT16HTF6464AY-40EB2_1.ref
│ │ │ └── SLOT2
│ │ │ ├── MT16HTF6464AY-40EB2_2.bbd
│ │ │ ├── MT16HTF6464AY-40EB2_2.bud
│ │ │ ├── MT16HTF6464AY-40EB2_2.hyp
│ │ │ └── MT16HTF6464AY-40EB2_2.ref
│ │ ├── prelayout
│ │ │ ├── crosstalk_sims
│ │ │ │ ├── differential
│ │ │ │ │ ├── memory_diff_strobe_xtalk.ffs
│ │ │ │ │ └── memory_diff_strobe_xtalk.pjh
│ │ │ │ └── single_ended
│ │ │ │ ├── memory_single_ended_dq_xtalk.ffs
│ │ │ │ └── memory_single_ended_dq_xtalk.pjh
│ │ │ ├── si_sims
│ │ │ │ ├── differential
│ │ │ │ │ ├── memory_diff_strobe.ffs
│ │ │ │ │ └── memory_diff_strobe.pjh
│ │ │ │ └── single_ended
│ │ │ │ └── solution
│ │ │ │ ├── memory_single_ended_data_solution.ffs
│ │ │ │ └── memory_single_ended_data_solution.pjh
│ │ │ └── timing_sims
│ │ │ └── data
│ │ │ ├── derating_interpolation.xls
│ │ │ ├── dq_with_diff_dqs.ffs
│ │ │ └── dq_with_diff_dqs.pjh
│ │ └── stimulus
│ │ └── PRBS_2p5ns_bo5.eds
│ └── SERDES_Interface
│ ├── models
│ │ ├── DeE_trsnmtr.sp
│ │ ├── Receiver.sp
│ │ ├── V4_TXRX_simp_pkg_model.s4p
│ │ ├── cap0402.sp
│ │ ├── connector.s4p
│ │ ├── ff896_2vp20_max.s4p
│ │ ├── noDeE_trsnmtr.sp
│ │ ├── pci_express.ibs
│ │ └── pcie_mbd.ibs
│ ├── postlayout
│ │ ├── Add-In_Card
│ │ │ ├── Add_In_Card.ref
│ │ │ ├── Copy of Add_In_Card.ref
│ │ │ ├── _PCI_EXP_CH2_IN_P.s2p
│ │ │ ├── _PCI_EXP_CH2_IN_P_300ps.s2p
│ │ │ ├── _SModelTemp.sp
│ │ │ ├── _SModelTemp_Run.lis
│ │ │ ├── _SModelTemp_Run.sp
│ │ │ ├── _SModelTemp_old.sp
│ │ │ ├── add_in_card.b03
│ │ │ ├── add_in_card.b04
│ │ │ ├── add_in_card.b05
│ │ │ ├── add_in_card.bb3
│ │ │ ├── add_in_card.bb4
│ │ │ ├── add_in_card.bb5
│ │ │ ├── add_in_card.bbd
│ │ │ ├── add_in_card.bud
│ │ │ ├── add_in_card.hyp
│ │ │ └── add_in_card.pjh
│ │ ├── Motherboard
│ │ │ ├── Coupling0001.TXT
│ │ │ ├── mbd.bbd
│ │ │ ├── mbd.bud
│ │ │ ├── mbd.hyp
│ │ │ ├── mbd.pjh
│ │ │ ├── mbd.ref
│ │ │ └── mbd.stk
│ │ ├── MultiBoard
│ │ │ ├── CHANNEL2_TX_TO_J2_N_B00.sp
│ │ │ ├── CHANNEL2_TX_TO_J2_N_B00_Run.sp
│ │ │ ├── DeE_trsnmtr.sp
│ │ │ ├── Entire_System.pjh
│ │ │ ├── Entire_System.ref
│ │ │ ├── Receiver.sp
│ │ │ ├── V4_TXRX_simp_pkg_model.s4p
│ │ │ ├── cap0402.sp
│ │ │ ├── connector.s4p
│ │ │ ├── debugOutput.txt
│ │ │ ├── ff896_2vp20_max.s4p
│ │ │ ├── noDeE_trsnmtr.sp
│ │ │ ├── pci_express.ibs
│ │ │ └── pcie_mbd.ibs
│ │ └── Riser_Card
│ │ ├── Riser_Card.bbd
│ │ ├── Riser_Card.bud
│ │ ├── Riser_Card.hyp
│ │ ├── Riser_Card.pjh
│ │ └── Riser_Card.ref
│ └── prelayout
│ ├── DeE_trsnmtr.sp
│ ├── HyperLynx.xml
│ ├── Receiver.sp
│ ├── V4_TXRX_simp_pkg_model.s4p
│ ├── cap0402.sp
│ ├── channel_simple.ffs
│ ├── channel_simple.pjh
│ ├── chip_to_addin.s4p
│ ├── chip_to_addin_real.ffs
│ ├── chip_to_addin_real.pjh
│ ├── chip_to_chip.ffs
│ ├── chip_to_chip.pjh
│ ├── chip_to_chip.s4p
│ ├── connector.s4p
│ ├── ff896_2vp20_max.s4p
│ ├── modelsim.ini
│ ├── noDeE_trsnmtr.sp
│ ├── pci_express.ibs
│ ├── pcie_mbd.ibs
│ ├── riser_backpln_addin.ffs
│ ├── riser_backpln_addin.pjh
│ ├── riser_backpln_addin.s4p
│ ├── validate_rx.ffs
│ ├── validate_rx.pjh
│ ├── validate_rx.wdb
│ ├── validate_tx.ffs
│ └── validate_tx.pjh
└── 4~11章 SI教程
├── models
│ ├── 74F573.ibs
│ ├── 92lv222.ibs
│ ├── HyperLynxIcModels.bak
│ ├── HyperLynxIcModels.csv
│ ├── MC100EL11D_PECL.IBS
│ ├── MC74AC573DW_5.IBS
│ ├── MC74AC574DW_33.IBS
│ ├── Ramp.mod
│ ├── b_diff2.inc
│ ├── clock_gen.ibs
│ ├── ibis_err.ibs
│ ├── ibis_err_orig.ibs
│ ├── io_cntrl.ibs
│ ├── mem_ctrl.ibs
│ ├── my_cpu.ibs
│ ├── my_fpga.ibs
│ ├── ok_ibis_err.ibs
│ ├── rdram.ibs
│ └── xc18v02.ibs
├── postlayout
│ ├── 74F573.ibs
│ ├── 92lv222.ibs
│ ├── Coupling0001.TXT
│ ├── HYPERLYNX_CLASS_FINAL_BLZ.HYP
│ ├── HYPERLYNX_CLASS_FINAL_BLZ.bud
│ ├── HYPERLYNX_CLASS_FINAL_BLZ.pjh
│ ├── HYPERLYNX_CLASS_FINAL_BLZ_t.grf
│ ├── HYPERLYNX_CLASS_FINAL_BLZ_t.hlt
│ ├── HYPERLYNX_CLASS_FINAL_BLZ_t.loc
│ ├── HYPERLYNX_CLASS_FINAL_BLZ_t.out
│ ├── HYPERLYNX_CLASS_FINAL_BLZ_t.rvw
│ ├── HyperLynx.xml
│ ├── HyperLynx.zip
│ ├── HyperLynxIcModels.bak
│ ├── HyperLynxIcModels.csv
│ ├── MC100EL11D_PECL.IBS
│ ├── MC74AC573DW_5.IBS
│ ├── MC74AC574DW_33.IBS
│ ├── RAM_MODULE_COMPLETE.HYP
│ ├── RAM_MODULE_COMPLETE.b02
│ ├── RAM_MODULE_COMPLETE.bud
│ ├── Ramp.mod
│ ├── b_diff2.inc
│ ├── clock_gen.ibs
│ ├── hyperlynx_class_final_blz.ref
│ ├── ibis_err.ibs
│ ├── ibis_err_orig.ibs
│ ├── io_cntrl.ibs
│ ├── mem_ctrl.ibs
│ ├── my_cpu.ibs
│ ├── my_fpga.ibs
│ ├── ok_ibis_err.ibs
│ ├── ram_module_complete.ref
│ ├── rdram.ibs
│ ├── training.qpl
│ └── xc18v02.ibs
└── prelayout
├── 74F573.ibs
├── 74FCT3244_DS.pdf
├── 92lv222.ibs
├── DS92LV222A.pdf
├── HyperLynx.xml
├── HyperLynxIcModels.bak
├── HyperLynxIcModels.csv
├── IBISTest.TLN
├── IBISTest.pjh
├── IDT_AN_124.pdf
├── MC100EL11D_PECL.IBS
├── MC74AC573DW_5.IBS
├── MC74AC574DW_33.IBS
├── Qreflections.PJH
├── Ramp.mod
├── Untitled.pjh
├── adms_example.ffs
├── adms_example.ini
├── adms_example.pjh
├── adms_example.wdb
├── adms_example_done.ffs
├── adms_example_done.ini
├── adms_example_done.pjh
├── b_diff2.inc
├── clock_gen.ibs
├── crosstalk_done.ffs
├── crosstalk_done.pjh
├── diff_pair_example.TLN
├── diff_pair_example.ffs
├── diff_pair_example.pjh
├── ibis_err.ibs
├── ibis_err_orig.ibs
├── io_cntrl.ibs
├── jiawenxinjian.ffs
├── jiawenxinjian.pjh
├── jiawenxinjianjj.ffs
├── jiawenxinjianjj.pjh
├── libfile_eldo_123.cir
├── mem_ctrl.ibs
├── modelsim.ini
├── my_cpu.ibs
├── my_fpga.ibs
├── ok_ibis_err.ibs
├── rdram.ibs
├── reflections.TLN
├── reflections.ffs
├── reflections.pjh
├── si_&_delay_done.ffs
├── si_&_delay_done.pjh
├── sis_kit_v2p_v3.7
│ ├── Connector_models
│ │ └── Teradyne_HSD
│ │ ├── doc
│ │ │ └── finalecrvhdmhsd568.pdf
│ │ ├── models
│ │ │ ├── hsd5ab.cir
│ │ │ ├── hsd5de.cir
│ │ │ ├── hsd6ab.cir
│ │ │ ├── hsd6de.cir
│ │ │ ├── hsd8ab.cir
│ │ │ ├── hsd8de.cir
│ │ │ └── hsd8gh.cir
│ │ └── readme.txt
│ ├── Doc
│ │ ├── readme.txt
│ │ └── sis_kit_v2p.pdf
│ ├── Example
│ │ └── Hyp_bp
│ │ ├── RocketIO Design Kit for HyperLynx User Guide (Eldo).pdf
│ │ ├── TXX.inc
│ │ ├── Xilinx_Eldo.inc
│ │ ├── readme.txt
│ │ ├── rocketio_bp.TLN
│ │ ├── rocketio_bp.ffs
│ │ ├── rocketio_chp_to_chp.TLN
│ │ ├── rocketio_chp_to_chp.ffs
│ │ └── rocketio_chp_to_chp.pjh
│ ├── IC_models
│ │ ├── eldo
│ │ │ ├── b_diff2.inc
│ │ │ ├── decoup_cap.inc
│ │ │ ├── esd_in.inc
│ │ │ ├── rxinpad.inc
│ │ │ ├── tinv.inc
│ │ │ ├── tnand2.inc
│ │ │ ├── v2pro.lib
│ │ │ └── wirebond.inc
│ │ ├── hspice
│ │ │ ├── b_diff2.inc
│ │ │ ├── decoup_cap.inc
│ │ │ ├── esd_in.inc
│ │ │ ├── rxinpad.inc
│ │ │ ├── tinv.inc
│ │ │ ├── tnand2.inc
│ │ │ ├── v2pro.lib
│ │ │ └── wirebond.inc
│ │ └── icx
│ │ ├── b_diff2.inc
│ │ ├── decoup_cap.inc
│ │ ├── esd_in.inc
│ │ ├── rxinpad.inc
│ │ ├── tinv.inc
│ │ ├── tnand2.inc
│ │ ├── v2pro.lib
│ │ └── wirebond.inc
│ ├── Pkg_models
│ │ ├── ff1152_2vp20_max.inc
│ │ ├── ff1152_2vp20_max.s4p
│ │ ├── ff1152_2vp20_min.inc
│ │ ├── ff1152_2vp20_min.s4p
│ │ ├── ff1152_2vp30_max.inc
│ │ ├── ff1152_2vp30_max.pls
│ │ ├── ff1152_2vp30_max.s4p
│ │ ├── ff1152_2vp30_min.inc
│ │ ├── ff1152_2vp30_min.s4p
│ │ ├── ff1517_2vp70_max.inc
│ │ ├── ff1517_2vp70_max.s4p
│ │ ├── ff1517_2vp70_min.inc
│ │ ├── ff1517_2vp70_min.s4p
│ │ ├── ff1704_2vp70_max.inc
│ │ ├── ff1704_2vp70_max.s4p
│ │ ├── ff1704_2vp70_min.inc
│ │ ├── ff1704_2vp70_min.s4p
│ │ ├── ff672_2vp7.rlc
│ │ ├── ff896_2vp20_max.inc
│ │ ├── ff896_2vp20_max.s4p
│ │ ├── ff896_2vp20_min.inc
│ │ ├── ff896_2vp20_min.s4p
│ │ ├── readme.txt
│ │ └── wirebond.inc
│ ├── TXX.inc
│ └── Xilinx_Eldo.inc
├── spice_example.TLN
├── spice_example.ffs
├── spice_example.pjh
├── spice_example_done.TLN
├── spice_example_done.ffs
├── spice_example_done.pjh
├── technology.TLN
├── technology.ffs
├── technology.pjh
├── termination.TLN
├── termination.ffs
├── termination.pjh
├── topology.TLN
├── topology.ffs
├── topology.pjh
├── trace_parameters.TLN
├── trace_parameters.ffs
├── trace_parameters.pjh
└── xc18v02.ibs
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