多周期CPU的设计与Verilog实现

【实例简介】
多周期CPU的实现，在15版的vivado上可以打开，如果需要看到仿真的波形图，可以跑仿真，调节相关参数即可显示出来
【实例截图】
【核心代码】
CPU2.0
└── CPU2.0
├── CPU2.0.cache
│   └── wt
│   ├── java_command_handlers.wdf
│   ├── project.wpc
│   ├── synthesis.wdf
│   ├── synthesis_details.wdf
│   ├── webtalk_pa.xml
│   └── xsim.wdf
├── CPU2.0.hw
│   ├── CPU2.0.lpr
│   └── webtalk
│   ├── labtool_webtalk.log
│   ├── usage_statistics_ext_labtool.html
│   └── usage_statistics_ext_labtool.xml
├── CPU2.0.ip_user_files
│   └── README.txt
├── CPU2.0.runs
│   └── synth_1
│   ├── ISEWrap.js
│   ├── ISEWrap.sh
│   ├── Main.dcp
│   ├── Main.tcl
│   ├── Main.vds
│   ├── Main_utilization_synth.pb
│   ├── Main_utilization_synth.rpt
│   ├── fsm_encoding.os
│   ├── gen_run.xml
│   ├── htr.txt
│   ├── project.wdf
│   ├── rundef.js
│   ├── runme.bat
│   ├── runme.log
│   ├── runme.sh
│   ├── vivado.jou
│   └── vivado.pb
├── CPU2.0.sim
│   └── sim_1
│   └── behav
│   ├── compile.bat
│   ├── compile.log
│   ├── cpu_sim.tcl
│   ├── cpu_sim_behav.wdb
│   ├── cpu_sim_vlog.prj
│   ├── elaborate.bat
│   ├── elaborate.log
│   ├── glbl.v
│   ├── simulate.bat
│   ├── simulate.log
│   ├── webtalk.jou
│   ├── webtalk.log
│   ├── xelab.pb
│   ├── xsim.dir
│   │   ├── cpu_sim_behav
│   │   │   ├── Compile_Options.txt
│   │   │   ├── TempBreakPointFile.txt
│   │   │   ├── cpu_sim_behav_13676_1530201283.btree
│   │   │   ├── webtalk
│   │   │   │   ├── usage_statistics_ext_xsim.html
│   │   │   │   └── usage_statistics_ext_xsim.xml
│   │   │   ├── xsim.dbg
│   │   │   ├── xsim.mem
│   │   │   ├── xsim.reloc
│   │   │   ├── xsim.rtti
│   │   │   ├── xsim.svtype
│   │   │   ├── xsim.type
│   │   │   ├── xsim.xdbg
│   │   │   ├── xsimcrash.log
│   │   │   ├── xsimk.exe
│   │   │   └── xsimkernel.log
│   │   ├── xil_defaultlib
│   │   │   ├── @a@l@u.sdb
│   │   │   ├── @control@unit.sdb
│   │   │   ├── @data@late.sdb
│   │   │   ├── @extend.sdb
│   │   │   ├── @i@r.sdb
│   │   │   ├── @main.sdb
│   │   │   ├── @p@c.sdb
│   │   │   ├── @p@ccounter.sdb
│   │   │   ├── @r@a@m.sdb
│   │   │   ├── @r@o@m.sdb
│   │   │   ├── @reg@file.sdb
│   │   │   ├── cpu_sim.sdb
│   │   │   ├── glbl.sdb
│   │   │   ├── select_32_bit.sdb
│   │   │   ├── select_32or5_bit.sdb
│   │   │   └── select_5_bit.sdb
│   │   └── xsim.svtype
│   └── xvlog.pb
├── CPU2.0.srcs
│   ├── sim_1
│   │   └── new
│   │   └── cpu_sim.v
│   └── sources_1
│   └── new
│   ├── ALU.v
│   ├── ControlUnit.v
│   ├── DataLate.v
│   ├── Extend.v
│   ├── IR.v
│   ├── Main.v
│   ├── PC.v
│   ├── PCcounter.v
│   ├── RAM.v
│   ├── ROM.v
│   ├── RegFile.v
│   ├── select_32_bit.v
│   ├── select_32or5_bit.v
│   └── select_5_bit.v
├── CPU2.0.xpr
└── rom_data.txt

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