verilog实现多周期MIPSCPU设计，在modelsim上仿真通过

【实例简介】
verilog编程实现了MIPSCPU的多周期实现，测试通过，需要的同学可以下载学习一下，当初我可是花了好久的时间才写出来的，留给需要的人吧。积分就不要太高了，我以前下载的时候看到10分的就肉疼啊
【实例截图】
【核心代码】
MIPSCPU
├── 12061115_周其林.docx
└── Project6(finish)
├── alu.v
├── be_load.v
├── be_save.v
├── code.txt
├── controller.v
├── dm.v
├── ext.v
├── gpr.v
├── head_mips.v
├── im.v
├── mips.cr.mti
├── mips.mpf
├── mips.v
├── mux.v
├── npc.v
├── pc.v
├── testbench.v
├── vsim.wlf
├── wave1.bmp
├── wave2.bmp
└── work
├── _info
├── _vmake
├── alu
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.asm64
│   └── verilog.rw64
├── be_load
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.asm64
│   └── verilog.rw64
├── be_save
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.asm64
│   └── verilog.rw64
├── controller
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.asm64
│   └── verilog.rw64
├── dm
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.asm64
│   └── verilog.rw64
├── gpr
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.asm64
│   └── verilog.rw64
├── im
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.asm64
│   └── verilog.rw64
├── mips
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.asm64
│   └── verilog.rw64
├── mux32
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.asm64
│   └── verilog.rw64
├── mux5
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.asm64
│   └── verilog.rw64
├── npc
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.asm64
│   └── verilog.rw64
├── pc
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.asm64
│   └── verilog.rw64
├── sign_ext
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.asm64
│   └── verilog.rw64
├── testbench_mips
│   ├── _primary.dat
│   ├── _primary.dbs
│   ├── _primary.vhd
│   ├── verilog.asm64
│   └── verilog.rw64
└── zero_ext
├── _primary.dat
├── _primary.dbs
├── _primary.vhd
├── verilog.asm64
└── verilog.rw64

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