实例介绍
【实例简介】英飞凌TC275单片机用户手册，一共6000页，非常详细，用于ASILD功能安全设计
【实例截图】
【核心代码】
Table of Contents 1 TC27x Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1 1.1 About this Document . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1 1.1.1 Related Documentations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1 1.1.2 Text Conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1 1.1.3 Reserved, Undefined, and Unimplemented Terminology . TC27x D-Step Table of Contents User’s Manual L-2 V2.2, 2014-12 2.2.7.3 Register Access Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-18 2.2.7.4 SRI ECC Error Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-19 2.2.7.5 Error Tracking Capability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-21 2.2.7.6 Debug Trigger Event Generation (OCDS Level 1) . . . . . . . . . . . . 2-22 2.2.7.7 Interrupt and Debug Events of the XBar_SRI Module . . . . . . . . . . 2-24 2.2.8 Implementation of the Cross Bar (XBar_SRI) in the TC27x . . . . . . . 2-25 2.2.8.1 Mapping of SRI Master Modules to XBar_SRI Master Interfaces . 2-26 2.2.8.2 Mapping of SRI Slave modules to XBar_SRI Slave Interfaces . . . 2-27 2.2.8.3 TC27x SRI Master / Slave Interconnection Matrix . . . . . . . . . . . . . 2-28 2.2.8.4 Connection Master-Slave in XBar_SRI . . . . . . . . . . . . . . . . . . . . . 2-29 2.2.9 SRI Crossbar Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-30 2.2.9.1 TC27x Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-37 2.3 Shared Resource Interconnect to FPI Bus Interface (SFI Bridge) . . . . . 2-74 2.3.1 Functional Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-74 2.4 System Peripheral Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-75 2.4.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-75 2.4.2 Bus Transaction Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-77 2.4.3 Reaction of a Busy Slave . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-77 2.4.4 Address Alignment Rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-78 2.4.5 FPI Bus Basic Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-78 2.5 FPI Bus Control Unit (SBCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-80 2.5.1 FPI Bus Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-80 2.5.1.1 Arbitration on the System Peripheral Bus . . . . . . . . . . . . . . . . . . . 2-80 2.5.1.2 Default Master . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-80 2.5.1.3 Arbitration Algorithms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-80 2.5.1.4 Starvation Prevention . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-82 2.5.2 FPI Bus Error Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-82 2.5.3 System Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-84 2.5.3.1 Register Access Protection (ACCEN1/0) . . . . . . . . . . . . . . . . . . . . 2-85 2.5.3.2 Kernel Reset Registers (KRST1/0, KRSTCLR) . . . . . . . . . . . . . . . 2-85 2.5.3.3 Clock Control Register (CLC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-85 2.5.3.4 OCDS Control and Status Register (OCS) . . . . . . . . . . . . . . . . . . 2-85 2.5.4 BCU Debug Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-86 2.5.4.1 Address Triggers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-86 2.5.4.2 Signal Status Triggers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-87 2.5.4.3 Grant Triggers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-88 2.5.4.4 Combination of Triggers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-89 2.5.4.5 BCU Breakpoint Generation Examples . . . . . . . . . . . . . . . . . . . . . 2-89 2.5.5 System Bus Control Unit Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 2-91 2.5.5.1 SBCU System Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-94 2.5.5.2 SBCU Control Registers Descriptions . . . . . . . . . . . . . . . . . . . . . . 2-97 2.5.5.3 SBCU Error Registers Descriptions . . . . . . . . . . . . . . . . . . . . . . . 2-100 2.5.5.4 SBCU OCDS Registers Descriptions . . . . . . . . . . . . . . . . . . . . . 2-105 TC27x D-Step Table of Contents User’s Manual L-3 V2.2, 2014-12 2.6 On Chip Bus Master TAG Assignments . . . . . . . . . . . . . . . . . . . . . . . 2-119 2.7 On Chip Bus Access Times . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-120 3 Memory Maps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-1 3.1 How to Read the Address Maps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-2 3.2 Contents of the Segments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-4 3.3 Address Map of the On Chip Bus System . . . . . . . . . . . . . . . . . . . . . . . . 3-6 3.3.1 Segments 0 to 14 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-6 3.3.2 Segment 15 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-11 3.4 Memory Module Access Restrictions . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-19 3.5 Side Effects from Modules to CPU0 Data Scratch Pad SRAM (DSPR0) 3-20 4 TC27x BootROM Content . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-1 4.1 Startup Software . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-1 4.1.1 Events triggering SSW execution . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-1 4.1.1.1 Power-on . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-1 4.1.1.2 System reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-2 4.1.1.3 Application reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-2 4.1.2 Clock system during start-up . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3 4.1.3 RAM overwrite during start-up . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3 4.1.4 Boot Options Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4 4.1.5 Start-up mode selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-5 4.1.5.1 Hardware configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-10 4.1.5.2 Configuration by Boot Mode Index (BMI) . . . . . . . . . . . . . . . . . . . . 4-10 4.1.6 Startup Software Main Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-14 4.1.6.1 Basic Device Settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-14 4.1.6.2 RAMs Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-14 4.1.6.3 Select and Prepare Startup Modes . . . . . . . . . . . . . . . . . . . . . . . . 4-15 4.1.6.4 Final Chip Settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-16 4.1.6.5 Ending the SSW and Starting the User Code . . . . . . . . . . . . . . . . 4-18 4.2 Bootstrap Loaders . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-19 4.2.1 ASC Bootstrap loader . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-19 4.2.2 CAN Bootstrap Loader . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-19 4.2.3 Summary of Bootstrap Loader Modes . . . . . . . . . . . . . . . . . . . . . . . . 4-21 4.3 Shutdown request handler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-21 4.4 Power Supply Friendly Debug Monitor . . . . . . . . . . . . . . . . . . . . . . . . . 4-22 4.4.1 PSFDM code with inverse exit condition . . . . . . . . . . . . . . . . . . . . . . 4-22 4.5 Preparation before to enter Stand-by mode . . . . . . . . . . . . . . . . . . . . . 4-22 5 CPU Subsystem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-1 5.1 AURIX Family CPU configurations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-2 5.2 Central Processing Unit Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-4 5.3 TC1.6P Implementation Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-6 5.3.1 CPU Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-6 TC27x D-Step Table of Contents User’s Manual L-4 V2.2, 2014-12 5.3.2 Instruction Fetch Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-6 5.3.3 Execution Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-7 5.3.4 General Purpose Register File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8 5.4 TC1.6E Implementation Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-10 5.4.1 CPU Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-10 5.4.2 Instruction Fetch Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-11 5.4.3 Execution Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-12 5.4.4 General Purpose Register File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-13 5.5 Summary of functional changes from TC1.3.1 . . . . . . . . . . . . . . . . . . . 5-14 5.6 CPU Implementation-Specific Features . . . . . . . . . . . . . . . . . . . . . . . . . 5-15 5.6.1 Context Save Areas / Context Operations . . . . . . . . . . . . . . . . . . . . . 5-15 5.6.2 Program Counter (PC) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-15 5.6.3 Store Buffers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-16 5.6.4 Interrupt System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-17 5.6.5 Trap System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-17 5.6.6 Memory Integrity Error Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-19 5.6.6.1 Program Side Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-19 5.6.6.2 Data Side Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-20 5.6.6.3 Memory Initialisation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-22 5.6.7 WAIT Instruction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-22 5.6.8 Instruction Memory Range Limitations . . . . . . . . . . . . . . . . . . . . . . . 5-22 5.6.9 Atomicity of Data Accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-23 5.6.10 A11 usage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-24 5.7 Memory Addressing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-25 5.7.1 CSFR and SFR base Locations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-25 5.7.2 Local and Global Addressing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-25 5.7.3 Cache Memory Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-26 5.8 CPU Subsystem Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-27 5.8.1 CPU Core Special Function Registers (CSFR) . . . . . . . . . . . . . . . . . 5-28 5.8.1.1 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-28 5.8.2 CPU General Purpose Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-40 5.8.3 CPU Memory Protection Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 5-40 5.8.4 Temporal Protection Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-40 5.8.5 FPU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-41 5.8.6 Memory Integrity Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-42 5.8.6.1 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-43 5.8.7 CPU Core Debug and Performance Counter Registers . . . . . . . . . . 5-53 5.8.7.1 Counter Source Details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-53 5.8.8 Summary of CSFR Reset Values and Access Modes . . . . . . . . . . . . 5-56 5.8.9 Summary of SFR Reset Values and Access modes . . . . . . . . . . . . . 5-67 5.9 CPU Instruction Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-71 5.9.1 Integer-Pipeline Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-72 5.9.1.1 Simple Arithmetic Instruction Timings . . . . . . . . . . . . . . . . . . . . . . 5-72 TC27x D-Step Table of Contents User’s Manual L-5 V2.2, 2014-12 5.9.1.2 Multiply Instruction Timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-76 5.9.1.3 Multiply Accumulate (MAC) Instruction Timing . . . . . . . . . . . . . . . 5-77 5.9.1.4 Control Flow Instruction Timing TC1.6P . . . . . . . . . . . . . . . . . . . . 5-78 5.9.1.5 Control Flow Instruction Timing TC1.6E . . . . . . . . . . . . . . . . . . . . 5-79 5.9.2 Load-Store Pipeline Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-80 5.9.2.1 Address Arithmetic Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-80 5.9.2.2 CSA Control Flow Instruction Timing . . . . . . . . . . . . . . . . . . . . . . . 5-81 5.9.2.3 Load Instruction Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-81 5.9.2.4 Store Instruction Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-83 5.9.3 Floating Point Pipeline Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-84 5.10 Program Memory Interface (PMI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-85 5.10.1 TC1.6P PMI Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-85 5.10.1.1 TC1.6P Scratchpad RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-86 5.10.1.2 TC1.6P Program Cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-86 5.10.1.3 TC1.6P Program Line Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-88 5.10.1.4 TC1.6P CPU Slave Interface (CPS) . . . . . . . . . . . . . . . . . . . . . . . 5-88 5.10.2 TC1.6E PMI Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-89 5.10.2.1 TC1.6E Program Scratchpad RAM . . . . . . . . . . . . . . . . . . . . . . . . 5-90 5.10.2.2 TC1.6E Program Cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-90 5.10.2.3 TC1.6E Program Line Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-92 5.10.2.4 TC1.6E CPU Slave Interface (CPS) . . . . . . . . . . . . . . . . . . . . . . . 5-92 5.10.3 PMI Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-93 5.10.3.1 PMI Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-93 5.11 Data Memory Interface (DMI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-98 5.11.1 TC1.6P DMI Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-98 5.11.1.1 TC1.6P Data Scratchpad RAM (DSPR) . . . . . . . . . . . . . . . . . . . . 5-99 5.11.1.2 TC1.6P Data Cache (DCACHE) . . . . . . . . . . . . . . . . . . . . . . . . . . 5-99 5.11.2 TC1.6E DMI Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-101 5.11.2.1 TC1.6E Data Scratchpad RAM (DSPR) . . . . . . . . . . . . . . . . . . . 5-102 5.11.2.2 TC1.6E Data Read Buffer (DRB) . . . . . . . . . . . . . . . . . . . . . . . . . 5-102 5.11.3 DMI Trap Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-103 5.11.4 DMI Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-105 5.11.4.1 DMI Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-105 5.12 Safety Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-111 5.12.1 SRI Data Master Address Phase Error Injection . . . . . . . . . . . . . . . 5-111 5.12.2 SRI Data Master Write Phase Error Injection . . . . . . . . . . . . . . . . . 5-111 5.12.3 SRI Data Slave Read Phase Error Injection . . . . . . . . . . . . . . . . . . 5-111 5.12.4 SRI Error Capture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-112 5.12.5 SRI Safe Data Master tag . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-112 5.12.6 Safety Memory Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-112 5.12.7 Safety Register Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-113 5.12.8 Lock Step Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-113 5.12.9 MBIST usage recommendations . . . . . . . . . . . . . . . . . . . . . . . . . . 5-114 TC27x D-Step Table of Contents User’s Manual L-6 V2.2, 2014-12 5.12.10 Registers Implementing Safety Features . . . . . . . . . . . . . . . . . . . . . 5-115 6 Lockstep Comparator Logic (LCL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1 6.1 Feature List . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1 6.2 Lockstep Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1 6.3 Lockstep Monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1 6.4 Lockstep Self Test . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-2 6.5 Lockstep Failure Signalling Test . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-4 6.6 Functional Redundancy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-4 6.7 Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-5 7 System Control Units . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-1 7.1 Clocking and Clock Control Unit (CCU) . . . . . . . . . . . . . . . . . . . . . . . . . 7-2 7.1.1 Clock Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-2 7.1.1.1 Oscillator Circuit (OSC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-3 7.1.1.2 Back-up Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-11 7.1.2 Clock Speed Upscaling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-11 7.1.2.1 Phase-Locked Loop (PLL) Module . . . . . . . . . . . . . . . . . . . . . . . . 7-11 7.1.2.2 ERAY Phase-Locked Loop (PLL_ERAY) Module . . . . . . . . . . . . . 7-27 7.1.3 Clock Distribution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-40 7.1.3.1 Clock Control Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-43 7.1.4 Individual Clock Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-68 7.1.4.1 Clock Control Register CLC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-68 7.1.5 Clock Monitors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-72 7.1.5.1 Clock Monitor Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-74 7.1.6 Clock Emergency Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-79 7.1.7 External Clock Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-79 7.1.7.1 Programmable Frequency Output for EXTCLK0 . . . . . . . . . . . . . . 7-79 7.1.7.2 Programmable Frequency Output for EXTCLK1 . . . . . . . . . . . . . . 7-82 7.1.7.3 Clock Output Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-84 7.1.8 Clock Generation Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-88 7.1.8.1 Example Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-88 7.1.9 CCU Register Address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-90 7.1.10 CCU Kernel Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-90 7.2 Reset Control Unit (RCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-92 7.2.1 Reset Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-93 7.2.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-93 7.2.1.2 Reset Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-93 7.2.1.3 Reset Sources Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-94 7.2.1.4 Warm and Cold Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-94 7.2.1.5 EVR Resets and PORST . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-95 7.2.1.6 Module Reset Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-95 7.2.1.7 General Reset Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-97 7.2.1.8 Reset Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-97 TC27x D-Step Table of Contents User’s Manual L-7 V2.2, 2014-12 7.2.1.9 Shutdown and Reset Delay Timeout Counter (TOUTCNT) . . . . . . 7-98 7.2.1.10 Reset Triggers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-99 7.2.1.11 Debug Reset Specific Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . 7-100 7.2.1.12 Module Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-100 7.2.1.13 Reset Controller Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-102 7.2.2 External Reset Sources and Indications . . . . . . . . . . . . . . . . . . . . . 7-112 7.2.2.1 External Service Requests (ESRx) . . . . . . . . . . . . . . . . . . . . . . . 7-112 7.2.3 Boot Software Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-124 7.2.3.1 Configuration done with Start-up . . . . . . . . . . . . . . . . . . . . . . . . . 7-124 7.2.3.2 Start-up Configuration Options . . . . . . . . . . . . . . . . . . . . . . . . . . 7-124 7.2.3.3 Status Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-125 7.2.4 NMI Trap Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-128 7.2.4.1 Trap Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-129 7.2.5 RCU Register Address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-133 7.2.6 RCU Kernel Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-133 7.3 Power Supply & Power Management Controller (PMC) . . . . . . . . . . . 7-135 7.3.1 Power Supply and Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-136 7.3.1.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-136 7.3.1.2 Supply Mode and Topology Selection . . . . . . . . . . . . . . . . . . . . . 7-136 7.3.1.3 Linear Regulator Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-142 7.3.1.4 Step-down Regulator Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-144 7.3.1.5 External Supply Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-147 7.3.1.6 Components and Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-148 7.3.1.7 Voltage Monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-150 7.3.1.8 100 MHz EVR Clock Source . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-154 7.3.1.9 Sequence during Power-up and Power-down . . . . . . . . . . . . . . 7-155 7.3.1.10 EVR Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-163 7.3.2 Power Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-192 7.3.2.1 Power Management Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-192 7.3.2.2 Idle Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-195 7.3.2.3 Sleep Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-197 7.3.2.4 Standby Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-198 7.3.2.5 Power Management Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 7-207 7.3.3 Power Management Register Address . . . . . . . . . . . . . . . . . . . . . . 7-221 7.3.4 PMC Kernel Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-221 7.4 System Control Unit (SCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-225 7.4.1 External Request Unit (ERU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-226 7.4.1.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-226 7.4.1.2 ERU Input Pin Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-229 7.4.1.3 External Request Selecter Unit (ERS) . . . . . . . . . . . . . . . . . . . . . 7-230 7.4.1.4 Event Trigger Logic (ETL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-230 7.4.1.5 Connecting Matrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-232 7.4.1.6 Output Gating Unit (OGU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-234 TC27x D-Step Table of Contents User’s Manual L-8 V2.2, 2014-12 7.4.1.7 ERU Output Pin Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-238 7.4.1.8 External Request Unit Registers . . . . . . . . . . . . . . . . . . . . . . . . . 7-239 7.4.2 Lockstep CPU Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-249 7.4.2.1 Logic Monitor Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . 7-250 7.4.3 Die Temperature Measurement . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-255 7.4.3.1 Die Temperature Sensor Register . . . . . . . . . . . . . . . . . . . . . . . . 7-256 7.4.4 Watchdog Timers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-261 7.4.4.1 Watchdog Timers Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-261 7.4.4.2 Features of the Watchdog Timers . . . . . . . . . . . . . . . . . . . . . . . . 7-264 7.4.4.3 The Endinit Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-264 7.4.4.4 Timer Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-271 7.4.4.5 Watchdog Timer Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-275 7.4.5 Emergency Stop Output Control . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-289 7.4.5.1 Port Triggered Emergency Stop . . . . . . . . . . . . . . . . . . . . . . . . . 7-289 7.4.5.2 SMU Event Triggered Emergency Stop . . . . . . . . . . . . . . . . . . . . 7-290 7.4.5.3 Emergency Stop Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-291 7.4.6 LBIST Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-293 7.4.6.1 LBIST Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-293 7.4.7 Global Overlay Controls . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-297 7.4.7.1 Global Overlay Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-298 7.4.8 Miscellaneous System Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-303 7.4.8.1 System Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-303 7.4.8.2 Identification Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-305 7.4.8.3 SCU Access Restriction Registers . . . . . . . . . . . . . . . . . . . . . . . 7-309 7.4.9 SCU Register Address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-311 7.4.10 SCU Kernel Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-311 8 Memory Test Unit (MTU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-1 8.1 Memory Content Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-1 8.1.1 Non-Security Applications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-1 8.1.2 Security Applications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-2 8.2 Safety Notifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-2 8.3 Memory Test Unit (MTU) Kernel Registers . . . . . . . . . . . . . . . . . . . . . . . 8-2 8.3.1 Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-3 8.3.2 MTU Register Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-13 8.4 Memory Controllers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-15 8.4.1 Control and Status Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-16 8.4.1.1 Direct CPU Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-16 8.4.2 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-17 8.4.2.1 MBIST/ECC Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-17 8.4.3 Safety Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-35 8.4.4 Operation Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-38 8.4.4.1 Starting a Memory Test Sequence (example) . . . . . . . . . . . . . . . . 8-38 TC27x D-Step Table of Contents User’s Manual L-9 V2.2, 2014-12 8.4.4.2 Getting Detailed Memory Test Results . . . . . . . . . . . . . . . . . . . . . 8-38 8.4.4.3 Dumping Fail Bitmap . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-38 8.4.4.4 Filling a Memory with Defined Contents . . . . . . . . . . . . . . . . . . . . 8-39 8.4.4.5 Reading a Single Memory Location . . . . . . . . . . . . . . . . . . . . . . . . 8-39 8.4.4.6 Writing to a Single Memory Location . . . . . . . . . . . . . . . . . . . . . . . 8-40 8.4.5 Memory Controller Register Addresses . . . . . . . . . . . . . . . . . . . . . . . 8-41 8.4.6 Memory Controller Register Overview . . . . . . . . . . . . . . . . . . . . . . . . 8-44 8.5 ECC Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-45 8.5.1 ECC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-45 8.5.1.1 ECC Codes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-45 8.5.2 Address Error Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-60 8.6 Implementation Section . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-60 8.6.1 Memory Control Register Implementation . . . . . . . . . . . . . . . . . . . . . 8-60 8.6.1.1 MEMTEST Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-61 8.6.1.2 MEMMAP Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-67 8.6.1.3 MEMSTAT Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-70 8.6.1.4 Memory Controller Instances . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-74 9 Safety Management Unit (SMU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-1 9.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-1 9.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-3 9.3 Functional Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-5 9.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-6 9.4.1 Reset Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-6 9.4.2 Interfaces Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-8 9.4.2.1 Interfaces to SCU . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-8 9.4.2.2 Interfaces to the Interrupt Router . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-8 9.4.2.3 Interface to the Ports (Error Pin) . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-8 9.4.2.4 Interface to the Safety Flip-Flop Safety Mechanism . . . . . . . . . . . 9-12 9.4.3 SMU Integration Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-13 9.4.4 Alarm Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-14 9.4.4.1 Pre-alarm Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-14 9.4.4.2 Pre-alarm Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-14 9.4.4.3 Non-compliant Alarms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-22 9.4.4.4 Internal SMU Alarms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-23 9.4.4.5 Alarm Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-24 9.4.5 Alarm Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-41 9.4.5.1 Alarm protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-41 9.4.5.2 Alarm Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-41 9.4.5.3 Alarm operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-43 9.4.5.4 Alarm Status Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-44 9.4.5.5 Alarm Debug Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-44 9.4.5.6 Port Emergency Stop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-45 TC27x D-Step Table of Contents User’s Manual L-10 V2.2, 2014-12 9.4.5.7 Recovery Timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-45 9.4.5.8 Watchdog Alarms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-46 9.4.6 SMU Control Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-48 9.4.7 SMU state machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-50 9.4.8 Fault Signaling Protocol (FSP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-52 9.4.8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-52 9.4.8.2 Bi-stable fault signaling protocol . . . . . . . . . . . . . . . . . . . . . . . . . . 9-54 9.4.8.3 Time switching protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-55 9.4.8.4 FSP Fault State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-56 9.4.8.5 FSP and SMU START State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-57 9.4.9 OCDS Trigger Bus (OTGB) Interface . . . . . . . . . . . . . . . . . . . . . . . . 9-58 9.4.10 Register Properties . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-59 9.4.10.1 Register Write Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-59 9.4.10.2 Safety Flip-Flops . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-60 9.5 SMU Module Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-62 9.5.1 System Registers description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-68 9.5.2 SMU Configuration Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-79 9.5.3 SMU Alarm Configuration Registers . . . . . . . . . . . . . . . . . . . . . . . . . 9-97 9.5.4 SMU Alarm Configuration Registers (Fault Signaling Protocol) . . . 9-108 9.5.5 SMU Alarm Status Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-115 9.5.6 SMU Alarm Debug Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-116 9.5.7 SMU Special Safety Registers: Register Monitor . . . . . . . . . . . . . . 9-117 10 Program Memory Unit (PMU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-1 10.1 Generic Feature List . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-1 10.2 PMU Configuration of TC27x . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-2 10.2.1 Features of the BootROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-4 10.2.2 Features of the Program and Data Flash . . . . . . . . . . . . . . . . . . . . . 10-4 10.2.2.1 Program Flash Features: . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-4 10.2.2.2 Data Flash Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-5 10.3 BootROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-6 10.4 Tuning Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-6 10.5 Flash . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-7 10.5.1 Definition of Terms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-7 10.5.2 Flash Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-8 10.5.2.1 PFlash . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-8 10.5.2.2 DFlash of PMU0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-10 10.5.3 Flash Read Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-12 10.5.3.1 Read Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-13 10.5.3.2 DFlash, BootROM Read Port . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-14 10.5.3.3 Configuring Flash Wait Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-14 10.5.3.4 Requested DFlash Read . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-15 10.5.4 Flash Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-16 TC27x D-Step Table of Contents User’s Manual L-11 V2.2, 2014-12 10.5.4.1 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-16 10.5.4.2 Command Sequences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-17 10.5.4.3 HSM Command Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-17 10.5.4.4 Command Sequence Definitions . . . . . . . . . . . . . . . . . . . . . . . . . 10-19 10.5.4.5 Operation Suspend and Resume . . . . . . . . . . . . . . . . . . . . . . . . 10-27 10.5.4.6 Programming Voltage Selection . . . . . . . . . . . . . . . . . . . . . . . . . 10-28 10.5.5 Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-28 10.5.5.1 Master Specific Access Control . . . . . . . . . . . . . . . . . . . . . . . . . . 10-30 10.5.5.2 Register Access Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-30 10.5.5.3 Effective Flash Read Protection . . . . . . . . . . . . . . . . . . . . . . . . . 10-31 10.5.5.4 Effective Flash Write Protection . . . . . . . . . . . . . . . . . . . . . . . . . . 10-32 10.5.5.5 Configuring Protection in the UCB . . . . . . . . . . . . . . . . . . . . . . . . 10-33 10.5.5.6 System Wide Effects of Flash Protection . . . . . . . . . . . . . . . . . . . 10-41 10.5.6 Data Integrity and Safety . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-43 10.5.6.1 SRI ECC (Safe Fetch Path) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-43 10.5.6.2 Flash ECC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-43 10.5.6.3 Margin Checks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-46 10.5.6.4 PMU and Flash Register Supervision . . . . . . . . . . . . . . . . . . . . . 10-46 10.5.7 Interrupts and Traps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-46 10.5.8 Reset and Startup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-47 10.5.9 Power Reduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-48 10.6 Signaling to the Safety Management Unit (SMU) . . . . . . . . . . . . . . . . 10-48 10.7 Register Set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-50 10.7.1 PMU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-50 10.7.1.1 PMU Identification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-51 10.7.2 Flash Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-53 10.7.2.1 Master Specific Access Control . . . . . . . . . . . . . . . . . . . . . . . . . . 10-56 10.7.2.2 Flash Identification Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-58 10.7.2.3 Flash Status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-59 10.7.2.4 Flash Configuration Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-67 10.7.2.5 Flash Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-70 10.7.2.6 Protection Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-74 10.7.2.7 Flash Read Buffer Configuration . . . . . . . . . . . . . . . . . . . . . . . . . 10-87 10.7.2.8 Requested Read Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-87 10.7.2.9 Flash ECC Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-90 10.7.2.10 HSM Command Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-93 10.7.2.11 HSM Requested Read Interface . . . . . . . . . . . . . . . . . . . . . . . . . 10-98 10.7.2.12 Margin Check Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-102 10.7.2.13 Corrected Bits Address Buffer (CBAB) . . . . . . . . . . . . . . . . . . . 10-105 10.7.2.14 Uncorrectable Bits Address Buffer (UBAB) . . . . . . . . . . . . . . . . 10-108 10.7.2.15 Direct Flash Communication . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-110 10.8 Application Hints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-113 10.8.1 Changes with Respect to Audo Families Audo-NG/F/S/Max . . . . . 10-113 TC27x D-Step Table of Contents User’s Manual L-12 V2.2, 2014-12 10.8.2 Performing Flash Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-114 10.8.3 EEPROM Emulation With DFlash . . . . . . . . . . . . . . . . . . . . . . . . . 10-116 10.8.3.1 Robust EEPROM Emulation . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-117 10.8.4 Handling Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-118 10.8.4.1 Handling Errors During Operation . . . . . . . . . . . . . . . . . . . . . . . 10-118 10.8.4.2 Handling Errors During Startup . . . . . . . . . . . . . . . . . . . . . . . . . 10-122 10.8.5 Resets During Flash Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-123 10.8.5.1 General Advice . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-123 10.8.5.2 Advice for EEPROM Emulation . . . . . . . . . . . . . . . . . . . . . . . . . 10-123 10.8.6 ECC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-124 10.8.7 Startup Tests of ECC Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-125 10.8.7.1 Testing ECC Alarms and Error Flags . . . . . . . . . . . . . . . . . . . . 10-126 10.8.7.2 Testing the “ECC Monitor” . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-126 10.8.7.3 Testing the SMU Alarm of the “ECC Monitor” . . . . . . . . . . . . . . 10-127 10.8.7.4 Testing the “EDC Comparator” . . . . . . . . . . . . . . . . . . . . . . . . . 10-127 10.8.7.5 General Advice for Startup Tests . . . . . . . . . . . . . . . . . . . . . . . . 10-128 11 Local Memory Unit (LMU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-1 11.1 Feature List . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-1 11.2 Local Memory (LMU SRAM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-1 11.2.1 LMU SRAM Read Buffers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-2 11.3 Memory Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-3 11.4 Emulation Memory (EMEM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-3 11.4.1 EMEM Memory Read Buffers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-4 11.4.2 Access to Emulation Device Register Space . . . . . . . . . . . . . . . . . . . 11-5 11.5 Error Detection and Signalling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-5 11.5.1 EMEM Read Error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-6 11.5.2 EMEM Write Error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-6 11.5.3 Internal ECC Error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-6 11.5.4 Internal SRAM Read Error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-6 11.5.5 ECC check failure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-6 11.5.6 SRI write access data phase error . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-6 11.5.7 SRI access address phase error . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-6 11.6 Online Data Acquisition (OLDA) and its Overlay . . . . . . . . . . . . . . . . . . 11-7 11.7 Clock Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-7 11.8 LMU Register Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-7 11.9 LMU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-9 12 Data Access Overlay (OVC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-1 12.1 Data Access Redirection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-2 12.2 Target Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-4 12.2.1 Online Data Acquisition (OLDA) Space . . . . . . . . . . . . . . . . . . . . . . . 12-4 12.3 Overlay Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-4 12.3.1 Local Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-4 TC27x D-Step Table of Contents User’s Manual L-13 V2.2, 2014-12 12.3.2 Emulation Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-5 12.3.3 DSPR & PSPR Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-5 12.4 Global Overlay Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-5 12.4.1 Global Overlay Control Synchronisation . . . . . . . . . . . . . . . . . . . . . . 12-6 12.5 Overlay Configuration Change . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-7 12.6 Access Protection, Attributes, Concurrent Matches . . . . . . . . . . . . . . . 12-7 12.7 Overlay Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-8 12.7.1 Block control registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-9 12.8 Global overlay control registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-15 13 General Purpose I/O Ports and Peripheral I/O Lines (Ports) . . . . . . 13-1 13.1 Basic Port Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-1 13.2 Description Scheme for the Port IO Functions . . . . . . . . . . . . . . . . . . . 13-5 13.3 Port Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-7 13.3.1 Module Identification Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-13 13.3.2 Port Input/Output Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . 13-14 13.3.3 Pad Driver Mode Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-26 13.3.4 LVDS Pad Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-31 13.3.5 Pin Function Decision Control Register . . . . . . . . . . . . . . . . . . . . . . 13-35 13.3.6 Pin Controller Select Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-36 13.3.7 Port Output Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-38 13.3.8 Port Output Modification Register . . . . . . . . . . . . . . . . . . . . . . . . . . 13-39 13.3.9 Port Output Modification Set Register . . . . . . . . . . . . . . . . . . . . . . . 13-41 13.3.10 Port Output Modification Set Registers x . . . . . . . . . . . . . . . . . . . . . 13-42 13.3.11 Port Output Modification Clear Register . . . . . . . . . . . . . . . . . . . . . 13-46 13.3.12 Port Output Modification Clear Registers x . . . . . . . . . . . . . . . . . . . 13-47 13.3.13 Emergency Stop Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-51 13.3.14 Port Input Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-52 13.3.15 Access Protection Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-54 13.4 Port 00 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-56 13.4.1 Port 00 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-56 13.4.2 Port 00 Function Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-56 13.4.3 Port 00 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-68 13.4.3.1 Port 00 Output Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-69 13.4.3.2 Port 00 Output Modification Register . . . . . . . . . . . . . . . . . . . . . . 13-69 13.4.3.3 Port 00 Output Modification Set Register . . . . . . . . . . . . . . . . . . 13-69 13.4.3.4 Port 00 Output Modification Set Register 12 . . . . . . . . . . . . . . . . 13-69 13.4.3.5 Port 00 Output Modification Clear Register . . . . . . . . . . . . . . . . . 13-69 13.4.3.6 Port 00 Output Modification Clear Register 12 . . . . . . . . . . . . . . 13-69 13.4.3.7 Port 00 Input/Output Control Register 12 . . . . . . . . . . . . . . . . . . 13-70 13.4.3.8 Port 00 Input Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-72 13.4.3.9 Port 00 Pad Driver Mode 1 Register . . . . . . . . . . . . . . . . . . . . . . 13-73 13.4.3.10 Port 00 Emergency Stop Register . . . . . . . . . . . . . . . . . . . . . . . . 13-73 TC27x D-Step Table of Contents User’s Manual L-14 V2.2, 2014-12 13.4.3.11 Port 00 Pin Controller Select Register . . . . . . . . . . . . . . . . . . . . . 13-74 13.5 Port 01 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-76 13.5.1 Port 01 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-76 13.5.2 Port 01 Function Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-76 13.5.3 Port 01 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-79 13.5.3.1 Port 01 Output Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-79 13.5.3.2 Port 01 Output Modification Register . . . . . . . . . . . . . . . . . . . . . . 13-80 13.5.3.3 Port 01 Output Modification Set Register . . . . . . . . . . . . . . . . . . 13-80 13.5.3.4 Port 01 Output Modification Set Register 0 . . . . . . . . . . . . . . . . . 13-80 13.5.3.5 Port 01 Output Modification Clear Register . . . . . . . . . . . . . . . . . 13-80 13.5.3.6 Port 01 Output Modification Clear Register 0 . . . . . . . . . . . . . . . 13-80 13.5.3.7 Port 01 Input/Output Control Register 0 . . . . . . . . . . . . . . . . . . . 13-81 13.5.3.8 Port 01 Input Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-82 13.5.3.9 Port 01 Pad Driver Mode 0 Register . . . . . . . . . . . . . . . . . . . . . . 13-83 13.5.3.10 Port 01 Emergency Stop Register . . . . . . . . . . . . . . . . . . . . . . . . 13-84 13.6 Port 02 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-85 13.6.1 Port 02 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-85 13.6.2 Port 02 Function Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-85 13.6.3 Port 02 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-94 13.6.3.1 Port 02 Output Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-94 13.6.3.2 Port 02 Output Modification Register . . . . . . . . . . . . . . . . . . . . . . 13-95 13.6.3.3 Port 02 Output Modification Set Register . . . . . . . . . . . . . . . . . . 13-95 13.6.3.4 Port 02 Output Modification Clear Register . . . . . . . . . . . . . . . . . 13-95 13.6.3.5 Port 02 Input Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-95 13.6.3.6 P02 Pad Driver Mode 1 Register . . . . . . . . . . . . . . . . . . . . . . . . . 13-96 13.6.3.7 Port 02 Emergency Stop Register . . . . . . . . . . . . . . . . . . . . . . . . 13-96 13.7 Port 10 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-97 13.7.1 Port 10 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-97 13.7.2 Port 10 Function Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-97 13.7.3 Port 10 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-102 13.7.3.1 Port 10 Output Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-103 13.7.3.2 Port 10 Output Modification Register . . . . . . . . . . . . . . . . . . . . . 13-103 13.7.3.3 Port 10 Output Modification Set Register . . . . . . . . . . . . . . . . . 13-103 13.7.3.4 Port 10 Output Modification Set Register 8 . . . . . . . . . . . . . . . . 13-103 13.7.3.5 Port 10 Output Modification Clear Register . . . . . . . . . . . . . . . . 13-103 13.7.3.6 Port 10 Output Modification Clear Register 8 . . . . . . . . . . . . . . 13-103 13.7.3.7 Port 10 Input/Output Control Register 8 . . . . . . . . . . . . . . . . . . 13-104 13.7.3.8 Port 10 Input Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-105 13.7.3.9 Port 10 Pad Driver Mode 1 Register . . . . . . . . . . . . . . . . . . . . . 13-106 13.7.3.10 Port 10 Emergency Stop Register . . . . . . . . . . . . . . . . . . . . . . . 13-106 13.8 Port 11 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-107 13.8.1 Port 11 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-107 13.8.2 Port 11 Function Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-107 TC27x D-Step Table of Contents User’s Manual L-15 V2.2, 2014-12 13.8.3 Port 11 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-117 13.8.3.1 Port 11 Pin Controller Select Register . . . . . . . . . . . . . . . . . . . . 13-119 13.9 Port 12 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-121 13.9.1 Port 12 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-121 13.9.2 Port 12 Function Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-121 13.9.3 Port 12 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-123 13.9.3.1 Port 12 Output Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-123 13.9.3.2 Port 12 Output Modification Register . . . . . . . . . . . . . . . . . . . . . 13-124 13.9.3.3 Port 12Output Modification Set Register . . . . . . . . . . . . . . . . . . 13-124 13.9.3.4 Port 12 Output Modification Set Register 0 . . . . . . . . . . . . . . . . 13-124 13.9.3.5 Port 12 Output Modification Clear Register . . . . . . . . . . . . . . . . 13-124 13.9.3.6 Port 12 Output Modification Clear Register 0 . . . . . . . . . . . . . . 13-124 13.9.3.7 Port 12 Input/Output Control Register 0 . . . . . . . . . . . . . . . . . . 13-125 13.9.3.8 Port 12 Input Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-126 13.9.3.9 Port 12 Pad Driver Mode 0 Register . . . . . . . . . . . . . . . . . . . . . 13-127 13.9.3.10 Port 12 Emergency Stop Register . . . . . . . . . . . . . . . . . . . . . . . 13-128 13.10 Port 13 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-129 13.10.1 Port 13 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-129 13.10.2 Port 13 Function Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-130 13.10.3 Port 13 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-132 13.10.3.1 Port 13 Output Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-133 13.10.3.2 Port 13 Output Modification Register . . . . . . . . . . . . . . . . . . . . . 13-133 13.10.3.3 Port 13 Output Modification Set Register . . . . . . . . . . . . . . . . . 13-133 13.10.3.4 Port 13 Output Modification Clear Register . . . . . . . . . . . . . . . . 13-133 13.10.3.5 Port 13 Input Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-133 13.10.3.6 Port 13 Pad Driver Mode 0 Register . . . . . . . . . . . . . . . . . . . . . 13-134 13.10.3.7 Port 13 LVDS Pad Control Register . . . . . . . . . . . . . . . . . . . . . 13-136 13.10.3.8 Port 13 Emergency Stop Register . . . . . . . . . . . . . . . . . . . . . . . 13-137 13.11 Port 14 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-138 13.11.1 Port 14 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-138 13.11.2 Port 14 Function Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-138 13.11.3 Port 14 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-144 13.11.3.1 Port 14 Output Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-145 13.11.3.2 Port 14 Output Modification Register . . . . . . . . . . . . . . . . . . . . . 13-145 13.11.3.3 Port 14 Output Modification Set Register . . . . . . . . . . . . . . . . . 13-145 13.11.3.4 Port 14 Output Modification Set Register 8 . . . . . . . . . . . . . . . . 13-145 13.11.3.5 Port 14 Output Modification Clear Register . . . . . . . . . . . . . . . . 13-145 13.11.3.6 Port 14Output Modification Clear Register 8 . . . . . . . . . . . . . . . 13-145 13.11.3.7 Port 14 Input/Output Control Register 8 . . . . . . . . . . . . . . . . . . 13-146 13.11.3.8 Port 14 Input Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-147 13.11.3.9 Port 14 Pad Driver Mode 1 Register . . . . . . . . . . . . . . . . . . . . . 13-148 13.11.3.10 Port 14 Emergency Stop Register . . . . . . . . . . . . . . . . . . . . . . . 13-149 13.12 Port 15 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-150 TC27x D-Step Table of Contents User’s Manual L-16 V2.2, 2014-12 13.12.1 Port 15 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-150 13.12.2 Port 15 Function Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-150 13.12.3 Port 15 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-155 13.12.3.1 Port 15 Output Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-156 13.12.3.2 Port 15 Output Modification Register . . . . . . . . . . . . . . . . . . . . . 13-156 13.12.3.3 Port 15 Output Modification Set Register . . . . . . . . . . . . . . . . . 13-156 13.12.3.4 Port 15 Output Modification Set Register 8 . . . . . . . . . . . . . . . . 13-156 13.12.3.5 Port 15 Output Modification Clear Register . . . . . . . . . . . . . . . . 13-156 13.12.3.6 Port 15 Output Modification Clear Register 8 . . . . . . . . . . . . . . 13-156 13.12.3.7 Port 15 Input/Output Control Register 8 . . . . . . . . . . . . . . . . . . 13-157 13.12.3.8 Port 15 Input Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-158 13.12.3.9 Port 15 Pad Driver Mode 1 Register . . . . . . . . . . . . . . . . . . . . . 13-159 13.12.3.10 Port 15 Emergency Stop Register . . . . . . . . . . . . . . . . . . . . . . . 13-159 13.13 Port 20 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-160 13.13.1 Port 20 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-160 13.13.2 Port 20 Function Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-160 13.13.3 Port 20 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-167 13.13.3.1 Port 20 Output Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-168 13.13.3.2 Port 20 Output Modification Register . . . . . . . . . . . . . . . . . . . . . 13-168 13.13.3.3 Port 20 Output Modification Set Register . . . . . . . . . . . . . . . . . 13-168 13.13.3.4 Port 20 Output Modification Set Register 0 . . . . . . . . . . . . . . . . 13-169 13.13.3.5 Port 20 Output Modification Set Register 4 . . . . . . . . . . . . . . . . 13-169 13.13.3.6 Port 20 Output Modification Set Register 12 . . . . . . . . . . . . . . . 13-169 13.13.3.7 Port 20 Output Modification Clear Register . . . . . . . . . . . . . . . . 13-169 13.13.3.8 Port 20 Output Modification Clear Register 0 . . . . . . . . . . . . . . 13-169 13.13.3.9 Port 20 Output Modification Clear Register 4 . . . . . . . . . . . . . . 13-169 13.13.3.10 Port 20 Output Modification Clear Register 12 . . . . . . . . . . . . . 13-169 13.13.3.11 Port 20 Input/Output Control Register 0 . . . . . . . . . . . . . . . . . . 13-170 13.13.3.12 Port 20 Input/Output Control Register 4 . . . . . . . . . . . . . . . . . . 13-172 13.13.3.13 Port 20 Input/Output Control Register 12 . . . . . . . . . . . . . . . . . 13-174 13.13.3.14 Port 20 Input Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-176 13.13.3.15 Port 20 Pad Driver Mode 0 Register . . . . . . . . . . . . . . . . . . . . . 13-177 13.13.3.16 Port 20 Pad Driver Mode 1 Register . . . . . . . . . . . . . . . . . . . . . 13-178 13.13.3.17 Port 20 Emergency Stop Register . . . . . . . . . . . . . . . . . . . . . . . 13-179 13.14 Port 21 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-180 13.14.1 Port 21 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-180 13.14.2 Port 21 Function Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-180 13.14.3 Port 21 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-186 13.14.3.1 Port 21 Output Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-187 13.14.3.2 Port 21 Output Modification Register . . . . . . . . . . . . . . . . . . . . . 13-187 13.14.3.3 Port 21 Output Modification Set Register . . . . . . . . . . . . . . . . . 13-187 13.14.3.4 Port 21 Output Modification Clear Register . . . . . . . . . . . . . . . . 13-187 13.14.3.5 Port 21 Input Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-187 TC27x D-Step Table of Contents User’s Manual L-17 V2.2, 2014-12 13.14.3.6 P21 LVDS Pad Control Register . . . . . . . . . . . . . . . . . . . . . . . . 13-188 13.14.3.7 Port 21 Emergency Stop Register . . . . . . . . . . . . . . . . . . . . . . . 13-191 13.15 Port 22 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-192 13.15.1 Port 22 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-192 13.15.2 Port 22 Function Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-193 13.15.3 Port 22 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-199 13.15.3.1 Port 22 Output Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-200 13.15.3.2 Port 22 Output Modification Register . . . . . . . . . . . . . . . . . . . . . 13-200 13.15.3.3 Port 22 Output Modification Set Register . . . . . . . . . . . . . . . . . 13-200 13.15.3.4 Port 22 Output Modification Clear Register . . . . . . . . . . . . . . . . 13-200 13.15.3.5 Port 22 Input Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-200 13.15.3.6 Port 22 Pad Driver Mode 0 Register . . . . . . . . . . . . . . . . . . . . . 13-201 13.15.3.7 Port 22 Pad Driver Mode 1 Register . . . . . . . . . . . . . . . . . . . . . 13-203 13.15.3.8 Port 22 LVDS Pad Control Register 0 . . . . . . . . . . . . . . . . . . . . 13-204 13.15.3.9 Port 22 Emergency Stop Register . . . . . . . . . . . . . . . . . . . . . . . 13-205 13.16 Port 23 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-206 13.16.1 Port 23 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-206 13.16.2 Port 23 Function Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-206 13.16.3 Port 23 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-211 13.16.3.1 Port 23 Output Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-211 13.16.3.2 Port 23 Output Modification Register . . . . . . . . . . . . . . . . . . . . . 13-212 13.16.3.3 Port 23 Output Modification Set Register . . . . . . . . . . . . . . . . . 13-212 13.16.3.4 Port 23 Output Modification Clear Register . . . . . . . . . . . . . . . . 13-212 13.16.3.5 Port 23 Input Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-212 13.16.3.6 Port 23 Emergency Stop Register . . . . . . . . . . . . . . . . . . . . . . . 13-212 13.17 Port 32 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-213 13.17.1 Port 32 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-213 13.17.2 Port 32 Function Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-213 13.17.3 Port 32 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-217 13.17.3.1 Port 32 Output Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-217 13.17.3.2 Port 32 Output Modification Register . . . . . . . . . . . . . . . . . . . . . 13-218 13.17.3.3 Port 32 Input/Output Control Register 0 . . . . . . . . . . . . . . . . . . 13-219 13.17.3.4 Port 32 Output Modification Set Register . . . . . . . . . . . . . . . . . 13-220 13.17.3.5 Port 32 Output Modification Clear Register . . . . . . . . . . . . . . . . 13-220 13.17.3.6 Port 32 Input Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-221 13.17.3.7 Port 32 Emergency Stop Register . . . . . . . . . . . . . . . . . . . . . . . 13-221 13.18 Port 33 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-222 13.18.1 Port 33 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-222 13.18.2 Port 33 Function Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-222 13.18.3 Port 33 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-231 13.18.3.1 Port 33 Emergency Stop Register . . . . . . . . . . . . . . . . . . . . . . . 13-232 13.19 Port 34 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-233 13.19.1 Port 34 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-233 TC27x D-Step Table of Contents User’s Manual L-18 V2.2, 2014-12 13.19.2 Port 34 Function Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-233 13.19.3 Port 34 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-236 13.19.3.1 Port 34 Output Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-237 13.19.3.2 Port 34 Output Modification Register . . . . . . . . . . . . . . . . . . . . . 13-237 13.19.3.3 Port 34 Output Modification Set Register . . . . . . . . . . . . . . . . . 13-237 13.19.3.4 Port 34 Output Modification Set Register 0 . . . . . . . . . . . . . . . . 13-237 13.19.3.5 Port 34 Output Modification Set Register 4 . . . . . . . . . . . . . . . . 13-237 13.19.3.6 Port 34 Output Modification Clear Register . . . . . . . . . . . . . . . . 13-237 13.19.3.7 Port 34 Output Modification Clear Register 0 . . . . . . . . . . . . . . 13-237 13.19.3.8 Port 34 Output Modification Clear Register 4 . . . . . . . . . . . . . . 13-238 13.19.3.9 Port 34 Input/Output Control Register 0 . . . . . . . . . . . . . . . . . . 13-239 13.19.3.10 Port 34 Input/Output Control Register 4 . . . . . . . . . . . . . . . . . . 13-241 13.19.3.11 Port 34 Pad Driver Mode 0 Register . . . . . . . . . . . . . . . . . . . . . 13-243 13.19.3.12 Port 34 Input Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-243 13.19.3.13 Port 34 Emergency Stop Register . . . . . . . . . . . . . . . . . . . . . . . 13-244 13.20 Port 40 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-245 13.20.1 Port 40 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-245 13.20.2 Port 40 Function Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-246 13.20.3 Port 40 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-248 13.20.4 Port 40 Input/Output Control Registers . . . . . . . . . . . . . . . . . . . . . 13-249 13.20.5 Port 40 Pin Function Decision Control Register . . . . . . . . . . . . . . 13-251 13.20.6 Port 40 Pin Controller Select Register . . . . . . . . . . . . . . . . . . . . . . 13-253 14 Direct Memory Access (DMA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-1 14.1 What is new . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-1 14.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-2 14.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-4 14.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-6 14.4.1 Definition of Terms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-6 14.4.2 DMA Principles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-7 14.4.3 DMA Channel Functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-8 14.4.3.1 Shadowed Source or Destination Address . . . . . . . . . . . . . . . . . . 14-8 14.4.3.2 DMA Channel Request Control . . . . . . . . . . . . . . . . . . . . . . . . . . 14-13 14.4.3.3 DMA Channel Operation Modes . . . . . . . . . . . . . . . . . . . . . . . . . 14-14 14.4.3.4 DMA Service Requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-19 14.4.3.5 Channel Reset Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-20 14.4.3.6 Channel Halt Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-21 14.4.3.7 Transfer Count and Move Count . . . . . . . . . . . . . . . . . . . . . . . . . 14-23 14.4.3.8 Circular Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-25 14.4.3.9 Address Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-26 14.4.3.10 Flow Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-26 14.4.3.11 Double Buffering Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-29 14.4.3.12 Linked Lists . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-37 TC27x D-Step Table of Contents User’s Manual L-19 V2.2, 2014-12 14.4.3.13 DMA Linked List . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-38 14.4.3.14 Accumulated Linked List . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-40 14.4.3.15 Safe Linked List . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-40 14.4.3.16 Conditional Linked List . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-42 14.4.4 Transaction Control Engine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-45 14.4.4.1 Error Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-47 14.4.5 Bus Switch, Bus Switch Priorities . . . . . . . . . . . . . . . . . . . . . . . . . . 14-48 14.4.6 DMA Module Priorities on On Chip Busses . . . . . . . . . . . . . . . . . . . 14-51 14.4.6.1 On Chip Bus Access Rights, RMW support . . . . . . . . . . . . . . . . . 14-51 14.4.6.2 On Chip Bus Master Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . 14-51 14.4.7 Pattern Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-53 14.4.7.1 Pattern Compare Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-53 14.4.7.2 Pattern Detection for 8-bit Data Width . . . . . . . . . . . . . . . . . . . . . 14-54 14.4.7.3 Pattern Detection for 16-bit Data Width . . . . . . . . . . . . . . . . . . . . 14-56 14.4.7.4 Pattern Detection for 32-bit Data Width . . . . . . . . . . . . . . . . . . . . 14-59 14.4.8 DMA Configuration Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-61 14.4.8.1 DMARAM Channel Control and Status Word . . . . . . . . . . . . . . . 14-61 14.4.8.2 DMA Active Channel Write Back . . . . . . . . . . . . . . . . . . . . . . . . . 14-61 14.4.8.3 DMA Active Channel Shadow Control . . . . . . . . . . . . . . . . . . . . . 14-62 14.4.8.4 DMARAM Write Back During Linked List Execution . . . . . . . . . . 14-63 14.4.9 Interrupt Service Requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-64 14.4.9.1 Channel Transfer Interrupt Service Request . . . . . . . . . . . . . . . . 14-66 14.4.9.2 Channel Pattern Detection Interrupt Service Request . . . . . . . . . 14-66 14.4.9.3 Channel Wrap Buffer Interrupt Service Request . . . . . . . . . . . . . 14-68 14.4.9.4 Transaction Request Lost Interrupt Service Request . . . . . . . . . 14-69 14.4.9.5 Source and Destination Error Interrupt Service Requests . . . . . . 14-70 14.4.9.6 DMA Linked List Error Interrupt Service Request . . . . . . . . . . . . 14-71 14.5 Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-72 14.5.1 Sleep Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-72 14.6 Functional Safety Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-72 14.6.1 Access Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-72 14.6.2 Data Integrity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-73 14.6.2.1 DMARAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-73 14.6.2.2 DMA SRI Read and Write Data . . . . . . . . . . . . . . . . . . . . . . . . . 14-74 14.7 Debug Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-74 14.7.1 Channel Suspend Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-74 14.7.2 OCDS Trigger Bus (OTGB) Interface . . . . . . . . . . . . . . . . . . . . . . . 14-75 14.7.3 MCDS Trace Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-76 14.8 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-77 14.8.1 DMA General Module Control Registers . . . . . . . . . . . . . . . . . . . . . 14-86 14.8.2 DMA Access Protection Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 14-90 14.8.3 DMA Sub-block Error Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-92 14.8.4 DMA Sub-block Move Engine Registers . . . . . . . . . . . . . . . . . . . . . 14-99 TC27x D-Step Table of Contents User’s Manual L-20 V2.2, 2014-12 14.8.5 DMA Move Engine Active Channel Registers . . . . . . . . . . . . . . . . 14-108 14.8.6 DMA OCDS Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-130 14.8.7 DMA Pattern Detection Registers . . . . . . . . . . . . . . . . . . . . . . . . . 14-134 14.8.8 DMA Flow Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-136 14.8.9 DMA Channel Hardware Resource Registers . . . . . . . . . . . . . . . . 14-137 14.8.10 DMA Channel Suspend Registers . . . . . . . . . . . . . . . . . . . . . . . . . 14-139 14.8.11 DMA Transaction State Registers . . . . . . . . . . . . . . . . . . . . . . . . . 14-141 14.8.12 DMA Transaction Control Set . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-144 14.9 Use Cases . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-156 15 Flexible CRC Engine (FCE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-1 15.1 Related documentation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-2 15.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-3 15.3 Operational overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-4 15.4 FCE Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-5 15.4.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-5 15.4.2 CRC Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-7 15.4.3 Register protection and monitoring methods . . . . . . . . . . . . . . . . . . . 15-9 15.4.4 FCE interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-11 15.5 Interfaces of the FCE Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-13 15.6 FCE Module Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-14 15.6.1 System Registers description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-18 15.6.2 CRC Kernel Control/Status Registers . . . . . . . . . . . . . . . . . . . . . . . 15-25 15.7 Programming Guide . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-38 15.8 Properties of CRC code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-41 16 Interrupt Router (IR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-1 16.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-1 16.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-2 16.3 Service Request Nodes (SRN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-3 16.3.1 Service Request Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 16-3 16.3.1.1 General Service Request Control Register Format . . . . . . . . . . . . 16-3 16.3.1.2 Changing the SRN configuration . . . . . . . . . . . . . . . . . . . . . . . . . . 16-7 16.3.1.3 Protection of the SRC Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 16-7 16.3.1.4 Request Set and Clear Bits (SETR, CLRR) . . . . . . . . . . . . . . . . . . 16-8 16.3.1.5 Enable Bit (SRE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-8 16.3.1.6 Service Request Flag (SRR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-8 16.3.1.7 Type-Of-Service Control (TOS) . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-9 16.3.1.8 Service Request Priority Number (SRPN) . . . . . . . . . . . . . . . . . . . 16-9 16.3.1.9 ECC Encoding (ECC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-10 16.3.1.10 Interrupt Trigger Overflow Bit (IOV) . . . . . . . . . . . . . . . . . . . . . . . 16-11 16.3.1.11 Interrupt Trigger Overflow Clear Bit (IOVCLR) . . . . . . . . . . . . . . 16-11 16.3.1.12 SW Sticky Bit (SWS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-11 16.3.1.13 SW Sticky Clear Bit (SWSCLR) . . . . . . . . . . . . . . . . . . . . . . . . . . 16-11 TC27x D-Step Table of Contents User’s Manual L-21 V2.2, 2014-12 16.4 Interrupt Control Unit (ICU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-12 16.4.1 ICU Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-12 16.4.1.1 Latest Winning Service Request Register (LWSR) . . . . . . . . . . . 16-13 16.4.1.2 Last Acknowledged Service Request Register (LASR) . . . . . . . . 16-15 16.4.1.3 Error Capture Register (ECR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-16 16.5 General Purpose Service Requests, Service Request Broadcast . . . . 16-17 16.5.1 General Purpose Service Requests (GPSRxy) . . . . . . . . . . . . . . . . 16-18 16.5.2 Service Request Broadcast Registers (SRBx) . . . . . . . . . . . . . . . . 16-18 16.6 System Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-19 16.6.1 Register Access Protection (ACCEN1/0) . . . . . . . . . . . . . . . . . . . . . 16-19 16.6.2 Kernel Reset Registers (KRST1/0, KRSTCLR) . . . . . . . . . . . . . . . . 16-20 16.6.3 Clock Control Register (CLC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-20 16.6.4 OCDS Control and Status Register (OCS) . . . . . . . . . . . . . . . . . . . 16-20 16.7 Arbitration Process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-21 16.7.1 Number of Clock Cycles per Arbitration Process . . . . . . . . . . . . . . . 16-22 16.7.2 Service Request Acknowledge . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-23 16.7.3 Handling of detected ECC Errors . . . . . . . . . . . . . . . . . . . . . . . . . . 16-23 16.8 Usage of the TC27x Interrupt System . . . . . . . . . . . . . . . . . . . . . . . . . 16-25 16.8.1 CPU to ICU Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-25 16.8.2 DMA to ICU Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-25 16.8.3 Software-Initiated Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-25 16.8.4 External Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-26 16.9 Use Case Examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-26 16.9.1 Use Case Example Interrupt Handler . . . . . . . . . . . . . . . . . . . . . . . 16-27 16.10 Module Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-29 16.10.1 Characteristics of TC27x Interrupt Router Module . . . . . . . . . . . . . 16-29 16.10.2 Mapping of TC27x Module Service Request Triggers to SRNs . . . . 16-29 16.10.2.1 Mapping of Service Request Control Registers . . . . . . . . . . . . . . 16-30 16.10.2.2 Interrupts related to the Debug Reset . . . . . . . . . . . . . . . . . . . . . 16-31 16.10.2.3 Timing characteristics of Service Request Trigger Signals . . . . . 16-31 16.11 Interrupt Router System and Module Registers . . . . . . . . . . . . . . . . . . 16-33 16.11.1 System and ICU Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . 16-38 16.12 OTGM Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-45 16.12.1 Status and Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-45 16.12.2 IRQ MUX Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-46 16.12.3 Interrupt System Trace . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-49 16.12.4 MCDS Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-50 16.13 Interrupt Router SRC Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-52 17 System Timer (STM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-1 17.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-1 17.2 Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-1 17.2.1 Compare Register Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-3 TC27x D-Step Table of Contents User’s Manual L-22 V2.2, 2014-12 17.2.2 Compare Match Interrupt Control . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-4 17.2.3 Using Multiple STMs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-5 17.2.4 STM as Reset Trigger . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-5 17.3 STM Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-5 17.3.1 Clock Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-8 17.3.2 Timer/Capture Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-10 17.3.3 Compare Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-13 17.3.4 Interrupt Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-17 17.3.5 Interface Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-20 18 Asynchronous/Synchronous Interface (ASCLIN) . . . . . . . . . . . . . . . 18-1 18.1 Feature List . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-2 18.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-4 18.3 External Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-5 18.4 User Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-6 18.4.1 TxFIFO Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-6 18.4.2 Using the TxFIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-7 18.4.2.1 Standard ASC Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-7 18.4.2.2 High Speed ASC Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-9 18.4.2.3 LIN Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-11 18.4.2.4 SPI Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-11 18.4.3 RxFIFO Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-13 18.4.4 Using the RxFIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-15 18.4.4.1 Standard ASC Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-15 18.4.4.2 High Speed ASC Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-17 18.4.4.3 LIN Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-17 18.4.4.4 SPI Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-19 18.4.5 RTS / CTS Handshaking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-19 18.5 Clock System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-20 18.5.1 Baud Rate Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-20 18.5.2 Bit Timing Properties . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-21 18.6 Data Frame Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-24 18.7 Miscellaneous Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-24 18.8 Synchronous Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-25 18.8.1 Baud Rate and Clock Generation . . . . . . . . . . . . . . . . . . . . . . . . . . 18-25 18.8.2 Data Frame Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-26 18.8.3 Slave Selects Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-26 18.8.4 Miscellaneous Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-26 18.9 LIN Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-27 18.9.1 LIN Watchdog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-29 18.9.1.1 LIN Break, Wake, Stuck Handling . . . . . . . . . . . . . . . . . . . . . . . . 18-30 18.9.1.2 LIN Header and Response Timers . . . . . . . . . . . . . . . . . . . . . . . 18-32 18.9.2 LIN Master Sequences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-34 TC27x D-Step Table of Contents User’s Manual L-23 V2.2, 2014-12 18.9.3 LIN Slave Sequences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-38 18.9.4 Using the ENI and HO Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-39 18.9.5 LIN Error Recovery . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-40 18.9.6 LIN Sleep and LIN Wake-Up . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-41 18.10 Auto Baud Rate Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-42 18.11 Collision Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-44 18.12 LIN Protocol Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-45 18.13 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-47 18.14 Digital Glitch Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-50 18.15 Suspend, Sleep and Power-Off Behavior . . . . . . . . . . . . . . . . . . . . . . 18-51 18.15.1 OCDS Suspend . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-51 18.15.2 Sleep Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-51 18.15.3 Disable Request (Power-Off) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-52 18.16 Reset Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-52 18.17 Use Case Example ASC Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-53 18.18 Kernel Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-56 18.18.1 Kernel Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-60 18.19 Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-106 18.19.1 BPI_FPI Module Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-106 18.19.1.1 System Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-106 18.20 On-Chip Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-114 18.21 ASC at CAN Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-121 19 Queued Synchronous Peripheral Interface (QSPI) . . . . . . . . . . . . . . 19-1 19.1 Feature List . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-1 19.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-3 19.2.1 External Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-3 19.2.2 Operating Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-4 19.2.3 Queue Support Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-6 19.2.4 Architecture Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-7 19.2.5 Three Wire Connection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-8 19.3 Abstract Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-9 19.4 Frequency Domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-10 19.5 Master Mode State Machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-11 19.5.1 Phases of one Communication Cycle . . . . . . . . . . . . . . . . . . . . . . . 19-11 19.5.2 Configuration Extensions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-17 19.5.3 Details of the Baud Rate and Phase Duration Control . . . . . . . . . . 19-18 19.5.4 Calculation of the Baud Rates and the Delays . . . . . . . . . . . . . . . . 19-20 19.5.5 State Diagram of Standard Communication Cycle . . . . . . . . . . . . . 19-21 19.5.6 Expect Phase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-24 19.5.7 External Slave Select Expansion . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-25 19.6 User Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-26 19.6.1 Transmit and Receive FIFOs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-27 TC27x D-Step Table of Contents User’s Manual L-24 V2.2, 2014-12 19.6.1.1 Short Data Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-30 19.6.1.2 Long Data Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-32 19.6.1.3 Continuous Data Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-35 19.6.1.4 Single Configuration - Multiple Frames Behavior . . . . . . . . . . . . 19-38 19.6.1.5 Big Endian Data Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-38 19.6.2 Loop-Back Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-40 19.7 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-42 19.7.1 Slave Mode SLSI Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-43 19.7.2 Interrupt Flags Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-44 19.7.3 TXFIFO Interrupt Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-45 19.7.4 RXFIFO Interrupt Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-49 19.7.5 DMA Transfer Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-52 19.8 Slave Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-53 19.8.1 Shift Clock Phase and Polarity in Slave Mode . . . . . . . . . . . . . . . . . 19-54 19.8.2 Shift Clock Monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-55 19.8.2.1 Baud Rate Error Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-56 19.8.2.2 Spike Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-56 19.8.2.3 Shift Clock Monitor Flags . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-57 19.8.3 Parity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-58 19.9 Kernel Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-59 19.9.1 Kernel Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-62 19.10 Operation Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-94 19.10.1 OCDS Suspend . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-97 19.10.2 Sleep Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-99 19.10.3 Disabling the QSPI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-100 19.11 Reset Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-101 19.12 QSPI Module Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-102 19.12.1 Module Identification Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-102 19.12.2 Interfaces of the QSPI Modules . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-102 19.12.3 On-Chip Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-103 19.12.4 QSPI Related External Registers . . . . . . . . . . . . . . . . . . . . . . . . . 19-104 19.12.4.1 BPI_FPI Module Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-105 19.12.4.2 Interrupt Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-113 20 High Speed Serial Link (HSSL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-1 20.1 Lower communication layers module (HSCT) . . . . . . . . . . . . . . . . . . . . 20-4 20.2 HSSL Protocol Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-6 20.2.1 List of Abbreviations, Acronyms, and Term Definitions . . . . . . . . . . . 20-6 20.2.2 Frame Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-6 20.2.2.1 Frame and Payload Lengths . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-8 20.2.2.2 Data Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-9 20.2.2.3 Cyclic Redundancy Check Field - CRC . . . . . . . . . . . . . . . . . . . . 20-10 20.2.2.4 Header Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-11 TC27x D-Step Table of Contents User’s Manual L-25 V2.2, 2014-12 20.2.3 Single and Block Transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-13 20.2.4 Streaming Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-13 20.2.5 Sliding Window Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-13 20.2.6 Error Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-15 20.2.7 Shift Direction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-17 20.3 HSSL Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-18 20.4 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-18 20.4.1 HSSL Module Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-19 20.4.1.1 Frame Transmission Priorisation . . . . . . . . . . . . . . . . . . . . . . . . . 20-20 20.4.1.2 Received Frame Management and Command Execution . . . . . . 20-21 20.4.2 HSSL Channel Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-24 20.4.3 Acknowledge Responses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-26 20.4.4 Cross Dependencies Between the Frame Types . . . . . . . . . . . . . . 20-27 20.4.5 Command Timeout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-29 20.4.5.1 Command Timeout Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-29 20.4.6 Stream Timeout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-31 20.4.6.1 Stream Timeout Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-33 20.4.7 Data FIFOs of the Streaming Channel 2 . . . . . . . . . . . . . . . . . . . . . 20-35 20.5 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-36 20.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-39 20.7 Operating a Command Channel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-40 20.7.1 Initiating a Single Write Command . . . . . . . . . . . . . . . . . . . . . . . . . 20-40 20.7.2 Initiating a Single Read Command . . . . . . . . . . . . . . . . . . . . . . . . . 20-40 20.7.3 Initiating a Single Trigger Command . . . . . . . . . . . . . . . . . . . . . . . . 20-40 20.7.4 DMA Operated Command Queues . . . . . . . . . . . . . . . . . . . . . . . . . 20-40 20.7.5 Receiver Error Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-41 20.7.5.1 Timeout Error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-41 20.7.5.2 Transaction Tag Error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-42 20.7.6 Global Error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-42 20.8 Memory Block Transfer Modes of the Stream Channel . . . . . . . . . . . . 20-42 20.9 HSSL Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-45 20.10 OCDS SRI / SPB Master Suspend . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-45 20.11 OCDS Trigger Sets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-46 20.12 Access Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-48 20.13 Kernel Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-52 20.13.1 Global Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-54 20.13.2 Channel.Flags Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-58 20.13.3 Channel.Initiator Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-76 20.13.4 Channel.Target Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-80 20.13.5 Initiator Stream Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-84 20.13.6 Target Stream Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-86 20.13.7 Access Protection Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-88 20.14 Module Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-91 TC27x D-Step Table of Contents User’s Manual L-26 V2.2, 2014-12 20.14.1 BPI_SPB Module Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-91 20.14.1.1 System Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-91 20.15 High Speed Communication Tunnel (HSCT) . . . . . . . . . . . . . . . . . . . . 20-99 20.15.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-99 20.15.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-100 20.15.2 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-100 20.15.2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-100 20.15.2.2 Physical Layer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-101 20.15.2.3 Electrical Characteristics Based on LVDS for Reduced Link trace length 20-105 20.15.2.4 Protocol Layer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-116 20.15.3 Use Cases . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-128 20.15.3.1 MC to ASIC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-128 20.15.3.2 MC to FPGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-128 20.15.3.3 MC to MC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-128 20.15.4 HSCT Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-128 20.15.4.1 Registers Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-129 20.15.5 Suspend, Sleep and Power-Off Behavior . . . . . . . . . . . . . . . . . . . 20-165 20.15.5.1 OCDS Suspend . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-165 20.15.5.2 Sleep Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-166 20.15.5.3 Disable Request (Power-Off) . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-166 20.15.6 References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-166 21 Micro Second Channel (MSC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-1 21.1 MSC Kernel Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-3 21.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-3 21.1.2 Downstream Channel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-5 21.1.2.1 Frame Formats and Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-6 21.1.2.2 Shift Register Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-13 21.1.2.3 External Signal Injection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-16 21.1.2.4 Transmission Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-17 21.1.2.5 Downstream Counter and Enable Signals . . . . . . . . . . . . . . . . . . 21-22 21.1.2.6 Baud Rate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-23 21.1.2.7 Abort of Frames . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-23 21.1.3 Upstream Channel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-24 21.1.3.1 Data Frames . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-25 21.1.3.2 Parity Checking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-25 21.1.3.3 Data Reception . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-26 21.1.3.4 Baud Rate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-28 21.1.3.5 Spike Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-29 21.1.3.6 Upstream Timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-30 21.1.4 I/O Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-31 21.1.4.1 Downstream Channel Output Control . . . . . . . . . . . . . . . . . . . . . 21-31 TC27x D-Step Table of Contents User’s Manual L-27 V2.2, 2014-12 21.1.4.2 Upstream Channel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-34 21.1.5 MSC Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-35 21.1.5.1 Data Frame Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-36 21.1.5.2 Command Frame Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-36 21.1.5.3 Time Frame Finished Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . 21-37 21.1.5.4 Receive Data Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-38 21.1.5.5 Interrupt Request Compressor . . . . . . . . . . . . . . . . . . . . . . . . . . 21-39 21.2 ABRA (Asynchronous Baud Rate Adjustment Block) . . . . . . . . . . . . . 21-40 21.2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-40 21.2.2 Timings Issues . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-42 21.2.3 Adjusting the Passive Phase of a Frame . . . . . . . . . . . . . . . . . . . . . 21-42 21.2.4 Jitter of the Downstream Frames . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-44 21.2.4.1 Jitter in Active Phase Clock Mode . . . . . . . . . . . . . . . . . . . . . . . . 21-44 21.2.4.2 Jitter in Continuous Clock Mode . . . . . . . . . . . . . . . . . . . . . . . . . 21-45 21.2.5 Interrupt Position with the ABRA Block . . . . . . . . . . . . . . . . . . . . . . 21-46 21.2.6 Configuring the ABRA block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-47 21.2.7 Implementation Issues . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-48 21.2.8 ABRA Disable, Sleep and Suspend Behavior . . . . . . . . . . . . . . . . . 21-49 21.2.8.1 Disable and Sleep Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-49 21.2.8.2 OCDS Suspend Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-49 21.3 MSC Kernel Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-50 21.3.1 Module Identification Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-53 21.3.2 Status and Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-54 21.3.3 Data Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-81 21.3.4 Extension Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-85 21.3.5 Asynchronous Block Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-88 21.4 MSC Module Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-92 21.4.1 Module Identification Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-92 21.4.2 BPI_FPI Module Registers (Single Kernel Configuration) . . . . . . . . 21-93 21.4.2.1 System Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-93 21.4.3 Interface Connections of the MSC Module . . . . . . . . . . . . . . . . . . 21-101 21.4.4 MSC Module-Related External Registers . . . . . . . . . . . . . . . . . . . 21-102 21.4.5 Clock Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-103 21.4.5.1 Clock Control Without the ABRA Block . . . . . . . . . . . . . . . . . . . 21-104 21.4.5.2 Clock Control when using the ABRA Block . . . . . . . . . . . . . . . . 21-106 21.4.5.3 Fractional Divider Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-108 21.4.6 Port Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-109 21.4.7 On-Chip Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-110 21.4.7.1 EMGSTOPMSC Signal (from SCU) . . . . . . . . . . . . . . . . . . . . . . 21-110 21.4.7.2 Interrupt Service Requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-110 21.4.7.3 Connections to Ports / Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-110 21.4.7.4 GTM Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-111 21.5 Use Case Example Micro Second Channel (MSC) . . . . . . . . . . . . . . 21-112 TC27x D-Step Table of Contents User’s Manual L-28 V2.2, 2014-12 22 Controller Area Network Controller (MultiCAN ) . . . . . . . . . . . . . . . 22-1 22.1 CAN Basics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-2 22.1.1 Addressing and Bus Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-2 22.1.2 CAN Frame Formats . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-3 22.1.3 CAN Frame Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-3 22.1.3.1 Data Frames . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-3 22.1.3.2 Remote Frames . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-7 22.1.3.3 Error Frames . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-7 22.1.3.4 Overload Frame . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-8 22.1.4 The Nominal Bit Time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-9 22.1.4.1 CAN FD bit timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-9 22.1.5 Error Detection and Error Handling . . . . . . . . . . . . . . . . . . . . . . . . 22-10 22.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-12 22.2.1 Features List . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-13 22.3 CAN Flexible Data-Rate (CAN FD) . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-16 22.3.1 Transmitter Delay Compensation . . . . . . . . . . . . . . . . . . . . . . . . . . 22-16 22.4 MultiCAN Kernel Functional Description . . . . . . . . . . . . . . . . . . . . . . 22-18 22.4.1 Module Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-18 22.4.2 Clock Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-20 22.4.3 Port Input Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-25 22.4.4 OCDS Suspend . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-25 22.4.5 OCDS Trigger Bus (OTGB) Interface . . . . . . . . . . . . . . . . . . . . . . . 22-26 22.4.6 CAN Node Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-28 22.4.6.1 Bit Timing Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-29 22.4.6.2 Bitstream Processor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-31 22.4.6.3 Error Handling Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-31 22.4.6.4 CAN Frame Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-32 22.4.6.5 Node Timing Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-33 22.4.6.6 CAN Node Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-35 22.4.7 Message Object List Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-37 22.4.7.1 Basics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-37 22.4.7.2 List of Unallocated Elements . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-38 22.4.7.3 Connection to the CAN Nodes . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-38 22.4.7.4 List Command Panel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-39 22.4.8 CAN Node Analyzer Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-41 22.4.8.1 Analyzer Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-41 22.4.8.2 Loop-Back Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-42 22.4.8.3 Bit Timing Analysis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-43 22.4.9 Message Acceptance Filtering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-44 22.4.9.1 Receive Acceptance Filtering . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-44 22.4.9.2 Transmit Acceptance Filtering . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-46 22.4.10 Message Postprocessing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-47 22.4.10.1 Message Object Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-47 TC27x D-Step Table of Contents User’s Manual L-29 V2.2, 2014-12 22.4.10.2 Pending Messages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-49 22.4.11 Message Object Data Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-51 22.4.11.1 Frame Reception . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-51 22.4.11.2 Frame Transmission . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-54 22.4.12 Message Object Functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-57 22.4.12.1 Standard Message Object . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-57 22.4.12.2 Single Data Transfer Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-57 22.4.12.3 Single Transmit Trial . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-57 22.4.12.4 Message Object Format (Classical CAN & CAN FD) . . . . . . . . . 22-58 22.4.12.5 Message Object FIFO Structure . . . . . . . . . . . . . . . . . . . . . . . . . 22-58 22.4.12.6 Receive FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-61 22.4.12.7 Transmit FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-61 22.4.12.8 Gateway Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-62 22.4.12.9 Foreign Remote Requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-65 22.4.12.10 CAN FD - 64 byte Messages . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-65 22.4.13 Measurement for Oscillator Calibration . . . . . . . . . . . . . . . . . . . . . . 22-66 22.5 Use Case Example MultiCAN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-68 22.6 MultiCAN Kernel Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-72 22.6.1 Global Module Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-78 22.6.2 CAN Node Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-95 22.6.3 Message Object Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-124 22.7 MultiCAN Module Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . 22-150 22.7.1 Interfaces of the MultiCAN Module . . . . . . . . . . . . . . . . . . . . . . . 22-150 22.7.2 MultiCAN Module External Registers . . . . . . . . . . . . . . . . . . . . . 22-151 22.7.2.1 System Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-153 22.7.3 MultiCAN Clock Interconnects With SCU . . . . . . . . . . . . . . . . . . 22-161 22.7.4 Module Clock Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-163 22.7.4.1 Clock Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-163 22.7.4.2 Fractional Divider . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-163 22.7.5 Port and I/O Line Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-167 22.7.5.1 Input/Output Function Selection in Ports . . . . . . . . . . . . . . . . . . 22-167 22.7.5.2 Node Receive Input Selection . . . . . . . . . . . . . . . . . . . . . . . . . . 22-168 22.7.5.3 CAN Transmit Trigger Inputs . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-168 22.7.5.4 Connections to Interrupt Router Inputs . . . . . . . . . . . . . . . . . . . 22-169 22.7.5.5 Connections to General Timer Module (GTM) Inputs . . . . . . . . 22-170 22.7.6 Interrupt Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-171 22.7.7 MultiCAN Module Register Address Map . . . . . . . . . . . . . . . . . . 22-173 22.8 MultiCAN Soft Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-174 22.9 Revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-175 23 Single Edge Nibble Transmission (SENT) . . . . . . . . . . . . . . . . . . . . . 23-1 23.1 SENT Kernel Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-1 23.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-2 TC27x D-Step Table of Contents User’s Manual L-30 V2.2, 2014-12 23.1.2 General Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-4 23.1.2.1 Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-5 23.1.3 Standard SENT Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-6 23.1.3.1 Frame Formats and Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-7 23.1.4 SPC Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-13 23.1.4.1 Synchronous Transmission . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-13 23.1.4.2 Range Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-13 23.1.4.3 ID Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-14 23.1.4.4 Bidirectional Transmit Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-15 23.1.4.5 SPC Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-15 23.1.4.6 Abort of Frames . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-16 23.1.5 Baud Rate Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-17 23.1.6 Error Detection Capabilities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-19 23.1.7 Digital Glitch Filter. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-20 23.1.8 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-21 23.1.9 Trigger Outputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-21 23.2 SENT Kernel Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-22 23.2.1 Module Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-26 23.2.2 Channel Baud Rate Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-30 23.2.3 Receiver Control and Status Registers . . . . . . . . . . . . . . . . . . . . . . 23-32 23.2.4 Input and Output Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-42 23.2.5 Receive Data Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-46 23.2.6 SPC Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-50 23.2.7 Interrupt Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-53 23.3 SENT Module Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-70 23.3.1 Interface Connections of the SENT Module . . . . . . . . . . . . . . . . . . 23-70 23.3.1.1 On-Chip Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-71 23.3.1.2 Interrupt and DMA Controller Service Requests . . . . . . . . . . . . . 23-71 23.3.2 SENT Module-Related External Registers . . . . . . . . . . . . . . . . . . . 23-73 23.3.2.1 Port Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-73 23.3.3 BPI_FPI Module Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-78 23.4 Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-85 24 FlexRay™ Protocol Controller (E-Ray) . . . . . . . . . . . . . . . . . . . . . . . 24-1 24.1 E-Ray Kernel Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-1 24.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-2 24.3 Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-3 24.4 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-3 24.5 Programmer’s Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-6 24.5.1 Register Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-6 24.5.2 E-Ray Kernel Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-8 24.5.2.1 Customer Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-15 24.5.2.2 Special Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-22 TC27x D-Step Table of Contents User’s Manual L-31 V2.2, 2014-12 24.5.2.3 Service Request Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-32 24.5.2.4 Communication Controller Control Registers . . . . . . . . . . . . . . . 24-79 24.5.2.5 Communication Controller Status Registers . . . . . . . . . . . . . . . 24-106 24.5.2.6 Message Buffer Control Registers . . . . . . . . . . . . . . . . . . . . . . . 24-129 24.5.2.7 Message Buffer Status Registers . . . . . . . . . . . . . . . . . . . . . . . 24-136 24.5.2.8 Identification Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-156 24.5.2.9 Input Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-158 24.5.2.10 Output Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-169 24.6 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-187 24.6.1 Communication Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-187 24.6.1.1 Static Segment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-187 24.6.1.2 Dynamic Segment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-188 24.6.1.3 Symbol Window . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-188 24.6.1.4 Network Idle Time (NIT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-188 24.6.1.5 Configuration of Network Idle Time (NIT) Start and Offset Correction Start. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-188 24.6.2 Communication Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-190 24.6.3 Clock Synchronization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-190 24.6.3.1 Global Time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-190 24.6.3.2 Local Time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-190 24.6.3.3 Synchronization Process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-191 24.6.3.4 External Clock Synchronization . . . . . . . . . . . . . . . . . . . . . . . . . 24-192 24.6.4 Error Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-193 24.6.4.1 Clock Correction Failed Counter . . . . . . . . . . . . . . . . . . . . . . . . 24-193 24.6.4.2 Passive to Active Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-194 24.6.4.3 HALT Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-194 24.6.4.4 FREEZE Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-194 24.6.5 Communication Controller States . . . . . . . . . . . . . . . . . . . . . . . . . 24-196 24.6.5.1 Communication Controller State Diagram . . . . . . . . . . . . . . . . . 24-196 24.6.5.2 DEFAULT_CONFIG State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-198 24.6.5.3 MONITOR_MODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-199 24.6.5.4 READY State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-200 24.6.5.5 WAKEUP State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-200 24.6.5.6 STARTUP State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-205 24.6.5.7 Startup Time-outs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-208 24.6.5.8 Path of leading Coldstart Node (initiating coldstart) . . . . . . . . . . 24-209 24.6.5.9 NORMAL_ACTIVE State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-211 24.6.5.10 NORMAL_PASSIVE State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-211 24.6.5.11 HALT State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-212 24.6.6 Network Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-213 24.6.7 Filtering and Masking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-213 24.6.7.1 Frame ID Filtering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-214 24.6.7.2 Channel ID Filtering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-214 TC27x D-Step Table of Contents User’s Manual L-32 V2.2, 2014-12 24.6.7.3 Cycle Counter Filtering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-215 24.6.7.4 FIFO Filtering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-216 24.6.8 Transmit Process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-217 24.6.8.1 Static Segment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-217 24.6.8.2 Dynamic Segment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-217 24.6.8.3 Transmit Buffers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-217 24.6.8.4 Frame Transmission . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-218 24.6.8.5 NULL Frame Transmission . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-219 24.6.9 Receive Process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-220 24.6.9.1 Frame Reception . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-220 24.6.9.2 NULL Frame reception . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-221 24.6.10 FIFO Function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-221 24.6.10.1 Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-221 24.6.10.2 Configuration of the FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-222 24.6.10.3 Access to the FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-223 24.6.11 Message Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-223 24.6.11.1 Host access to Message RAM . . . . . . . . . . . . . . . . . . . . . . . . . . 24-223 24.6.11.2 Data Transfers between IBF / OBF and Message RAM . . . . . . 24-228 24.6.11.3 Minimum fCLC_ERAY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-234 24.6.11.4 FlexRay™ Protocol Controller access to Message RAM . . . . . 24-238 24.6.12 Message RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-239 24.6.12.1 Header Partition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-241 24.6.12.2 Data Partition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-244 24.6.12.3 ECC Check . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-245 24.6.13 Host Handling of Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-248 24.6.13.1 Self-Healing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-248 24.6.13.2 CLEAR_RAMS Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-248 24.6.13.3 Temporary Unlocking of Header Section . . . . . . . . . . . . . . . . . . 24-248 24.7 Module Service Request . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-250 24.8 Restrictions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-253 24.8.1 Message Buffers with the same Frame ID . . . . . . . . . . . . . . . . . . . 24-253 24.8.2 Data Transfers between IBF / OBF and Message RAM . . . . . . . . 24-253 24.9 E-Ray Module Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-254 24.9.1 Interconnections of the E-Ray Module . . . . . . . . . . . . . . . . . . . . . . 24-254 24.9.2 Port Control and Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-255 24.9.2.1 Input/Output Function Selection . . . . . . . . . . . . . . . . . . . . . . . . 24-255 24.9.3 On-Chip Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-258 24.9.3.1 E-Ray Connections with IR . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-258 24.9.3.2 E-Ray Connections with SMU . . . . . . . . . . . . . . . . . . . . . . . . . . 24-258 24.9.3.3 E-Ray Connections with the External Request Unit of SCU . . . 24-258 24.9.3.4 E-Ray Connections to GTM . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-259 24.9.3.5 E-Ray Connections with the External Clock Output of SCU . . . 24-259 24.9.4 OCDS Trigger Bus (OTGB) Interface . . . . . . . . . . . . . . . . . . . . . . 24-259 TC27x D-Step Table of Contents User’s Manual L-33 V2.2, 2014-12 24.9.5 OTGB E-Ray Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-262 24.9.5.1 OCDS Trigger Bus (OTGB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-262 24.9.6 BPI_FPI Module Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-263 24.9.7 Interrupt Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-271 24.10 Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-280 25 Generic Timer Module (GTM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-1 25.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-1 25.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-1 25.1.2 Document Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-2 25.2 GTM Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-4 25.2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-4 25.2.1.1 GTM Architecture Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . 25-4 25.2.1.2 ARU Data Word Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-5 25.2.1.3 GTM signal multiplex . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-7 25.2.2 GTM Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-9 25.2.2.1 GTM Generic Bus Interface (AEI) . . . . . . . . . . . . . . . . . . . . . . . . 25-10 25.2.2.2 GTM Multi-master and multi-tasking support . . . . . . . . . . . . . . . . 25-12 25.2.3 ARU Routing Concept . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-12 25.2.3.1 Principle of data routing using ARU . . . . . . . . . . . . . . . . . . . . . . . 25-14 25.2.3.2 ARU Round Trip Time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-16 25.2.3.3 ARU Blocking Mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-16 25.2.4 GTM Clock and Time Base Management (CTBM) . . . . . . . . . . . . . 25-17 25.2.4.1 GTM Clock and time base management architecture . . . . . . . . . 25-17 25.2.5 GTM Interrupt Concept . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-19 25.2.5.1 Level interrupt mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-21 25.2.5.2 Pulse interrupt mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-24 25.2.5.3 Pulse-notify interrupt mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-25 25.2.5.4 Single-pulse interrupt mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-27 25.2.5.5 GTM Interrupt concentration method . . . . . . . . . . . . . . . . . . . . . . 25-29 25.2.6 GTM Software Debugger Support . . . . . . . . . . . . . . . . . . . . . . . . . . 25-29 25.2.6.1 Register behaviour in case of Software Debugger accesses . . . 25-29 25.2.7 GTM Programming conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-30 25.2.8 GTM TOP-Level Configuration Registers Overview . . . . . . . . . . . . 25-30 25.2.9 GTM TOP-Level Configuration Registers Description . . . . . . . . . . . 25-31 25.2.9.1 Register GTM_REV . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-31 25.2.9.2 Register GTM_RST . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-32 25.2.9.3 Register GTM_CTRL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-33 25.2.9.4 Register GTM_AEI_ADDR_XPT . . . . . . . . . . . . . . . . . . . . . . . . . 25-34 25.2.9.5 Register GTM_IRQ_NOTIFY . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-35 25.2.9.6 Register GTM_IRQ_EN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-36 25.2.9.7 Register GTM_IRQ_FORCINT . . . . . . . . . . . . . . . . . . . . . . . . . . 25-37 25.2.9.8 Register GTM_IRQ_MODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-39 TC27x D-Step Table of Contents User’s Manual L-34 V2.2, 2014-12 25.2.9.9 Register GTM_BRIDGE_MODE . . . . . . . . . . . . . . . . . . . . . . . . . 25-40 25.2.9.10 Register GTM_BRIDGE_PTR1 . . . . . . . . . . . . . . . . . . . . . . . . . . 25-42 25.2.9.11 Register GTM_BRIDGE_PTR2 . . . . . . . . . . . . . . . . . . . . . . . . . . 25-43 25.2.9.12 Register GTM_EIRQ_EN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-44 25.2.9.13 Register GTM_TIMi_AUX_IN_SRC (i= 0…n) . . . . . . . . . . . . . . . 25-46 25.3 Advanced Routing Unit (ARU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-47 25.3.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-47 25.3.2 Special Data Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-47 25.3.3 ARU Access via AEI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-47 25.3.3.1 Default ARU Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-47 25.3.3.2 Debug Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-49 25.3.4 ARU Interrupt Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-49 25.3.5 ARU Configuration Registers Overview . . . . . . . . . . . . . . . . . . . . . . 25-49 25.3.6 ARU Configuration Registers Description . . . . . . . . . . . . . . . . . . . . 25-50 25.3.6.1 Register ARU_ACCESS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-50 25.3.6.2 Register ARU_DATA_H . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-53 25.3.6.3 Register ARU_DATA_L . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-54 25.3.6.4 Register ARU_DBG_ACCESS0 . . . . . . . . . . . . . . . . . . . . . . . . . 25-55 25.3.6.5 Register ARU_DBG_DATA0_H . . . . . . . . . . . . . . . . . . . . . . . . . . 25-55 25.3.6.6 Register ARU_DBG_DATA0_L . . . . . . . . . . . . . . . . . . . . . . . . . . 25-56 25.3.6.7 Register ARU_DBG_ACCESS1 . . . . . . . . . . . . . . . . . . . . . . . . . 25-56 25.3.6.8 Register ARU_DBG_DATA1_H . . . . . . . . . . . . . . . . . . . . . . . . . . 25-57 25.3.6.9 Register ARU_DBG_DATA1_L . . . . . . . . . . . . . . . . . . . . . . . . . . 25-58 25.3.6.10 Register ARU_IRQ_NOTIFY . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-59 25.3.6.11 Register ARU_IRQ_EN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-60 25.3.6.12 Register ARU_IRQ_FORCINT . . . . . . . . . . . . . . . . . . . . . . . . . . 25-61 25.3.6.13 Register ARU_IRQ_MODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-63 25.4 Broadcast Module (BRC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-64 25.4.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-64 25.4.2 BRC Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-64 25.4.3 BRC Interrupt Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-66 25.4.4 BRC Configuration Registers Overview . . . . . . . . . . . . . . . . . . . . . . 25-66 25.4.5 BRC Configuration Registers Description . . . . . . . . . . . . . . . . . . . . 25-67 25.4.5.1 Register BRC_SRCx_ADDR (x=0-11) . . . . . . . . . . . . . . . . . . . . . 25-67 25.4.5.2 Register BRC_SRCx_DEST (x:0…11) . . . . . . . . . . . . . . . . . . . . 25-68 25.4.5.3 Register BRC_IRQ_NOTIFY . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-70 25.4.5.4 Register BRC_IRQ_EN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-72 25.4.5.5 Register BRC_IRQ_FORCINT . . . . . . . . . . . . . . . . . . . . . . . . . . 25-73 25.4.5.6 Register BRC_IRQ_MODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-74 25.4.5.7 Register BRC_RST . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-75 25.4.5.8 Register BRC_EIRQ_EN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-76 25.5 First In First Out Module (FIFO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-77 25.5.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-77 TC27x D-Step Table of Contents User’s Manual L-35 V2.2, 2014-12 25.5.2 Operation Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-78 25.5.2.1 Normal Operation Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-78 25.5.2.2 Ring Buffer Operation Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-78 25.5.3 FIFO Interrupt Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-78 25.5.4 FIFOi Configuration Registers Overview . . . . . . . . . . . . . . . . . . . . . 25-79 25.5.5 FIFOi Configuration Registers Description . . . . . . . . . . . . . . . . . . . 25-81 25.5.5.1 Register FIFOi_CHx_CTRL (x:0…7) . . . . . . . . . . . . . . . . . . . . . . 25-81 25.5.5.2 Register FIFOi_CHx_END_ADDR (x:0…7) . . . . . . . . . . . . . . . . . 25-82 25.5.5.3 Register FIFOi_CHx_START_ADDR (x:0…7) . . . . . . . . . . . . . . . 25-83 25.5.5.4 Register FIFOi_CHx_UPPER_WM (x:0…7) . . . . . . . . . . . . . . . . 25-83 25.5.5.5 Register FIFOi_CHx_LOWER_WM (x:0…7) . . . . . . . . . . . . . . . . 25-84 25.5.5.6 Register FIFOi_CHx_STATUS (x:0…7) . . . . . . . . . . . . . . . . . . . 25-85 25.5.5.7 Register FIFOi_CHx_FILL_LEVEL (x:0…7) . . . . . . . . . . . . . . . . 25-86 25.5.5.8 Register FIFOi_CHx_WR_PTR (x:0…7) . . . . . . . . . . . . . . . . . . . 25-87 25.5.5.9 Register FIFOi_CHx_RD_PTR (x:0…7) . . . . . . . . . . . . . . . . . . . 25-87 25.5.5.10 Register FIFOi_CHx_IRQ_NOTIFY (x:0…7) . . . . . . . . . . . . . . . . 25-88 25.5.5.11 Register FIFOi_CHx_IRQ_EN (x:0…7) . . . . . . . . . . . . . . . . . . . . 25-89 25.5.5.12 Register FIFOi_CHx_IRQ_FORCINT . . . . . . . . . . . . . . . . . . . . . 25-90 25.5.5.13 Register FIFOi_CHx_IRQ_MODE . . . . . . . . . . . . . . . . . . . . . . . . 25-91 25.5.5.14 Register FIFOi_CHx_EIRQ_EN (x:0…7) . . . . . . . . . . . . . . . . . . . 25-93 25.6 AEI to FIFO Data Interface (AFD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-94 25.6.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-94 25.6.2 AFD Register overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-94 25.6.3 AFD Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-95 25.6.3.1 Register AFD0_CHx_BUF_ACC (x:0…7) . . . . . . . . . . . . . . . . . . 25-95 25.7 FIFO to ARU Unit (F2A) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-96 25.7.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-96 25.7.2 Transfer modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-96 25.7.2.1 Data transfer of both ARU words between ARU and FIFO . . . . . 25-97 25.7.3 F2A Configuration Registers Overview . . . . . . . . . . . . . . . . . . . . . . 25-98 25.7.4 F2A Configuration Registers description . . . . . . . . . . . . . . . . . . . . . 25-98 25.7.4.1 Register F2Ai_ENABLE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-98 25.7.4.2 Register F2Ai_CHx_ARU_RD_FIFO (x: 0…7) . . . . . . . . . . . . . . 25-99 25.7.4.3 Register F2Ai_CHx_STR_CFG (x: 0…7) . . . . . . . . . . . . . . . . . 25-100 25.8 Clock Management Unit (CMU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-101 25.8.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-101 25.8.1.1 CMU Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-102 25.8.2 Global Clock Divider . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-103 25.8.3 Configurable Clock Generation Subunit (CFGU) . . . . . . . . . . . . . . 25-103 25.8.4 Wave Form of Generated Clock Signal CMU_CLK[x] . . . . . . . . . . 25-104 25.8.5 Fixed Clock Generation (FXU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-105 25.8.6 External Generation Unit (EGU) . . . . . . . . . . . . . . . . . . . . . . . . . . 25-105 25.8.7 CMU Configuration Registers Overview . . . . . . . . . . . . . . . . . . . . 25-106 TC27x D-Step Table of Contents User’s Manual L-36 V2.2, 2014-12 25.8.8 CMU Configuration Register Description . . . . . . . . . . . . . . . . . . . . 25-108 25.8.8.1 Register CMU_CLK_EN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-108 25.8.8.2 Register CMU_GCLK_NUM . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-109 25.8.8.3 Register CMU_GCLK_DEN . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-111 25.8.8.4 Register CMU_CLK_x_CTRL (x:0…5) . . . . . . . . . . . . . . . . . . . 25-112 25.8.8.5 Register CMU_CLK_6_CTRL . . . . . . . . . . . . . . . . . . . . . . . . . . 25-113 25.8.8.6 Register CMU_CLK_7_CTRL . . . . . . . . . . . . . . . . . . . . . . . . . . 25-114 25.8.8.7 Register CMU_ECLK_z_NUM (z:0…2) . . . . . . . . . . . . . . . . . . . 25-115 25.8.8.8 Register CMU_ECLK_z_DEN (z:0…2) . . . . . . . . . . . . . . . . . . . 25-116 25.8.8.9 Register CMU_FXCLK_CTRL . . . . . . . . . . . . . . . . . . . . . . . . . . 25-117 25.9 Time Base Unit (TBU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-118 25.9.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-118 25.9.1.1 TBU Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-119 25.9.2 TBU Time Base Channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-120 25.9.2.1 TBU Channel Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-120 25.9.3 TBU Configuration Registers Overview . . . . . . . . . . . . . . . . . . . . . 25-120 25.9.4 TBU Registers description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-121 25.9.4.1 Register TBU_CHEN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-121 25.9.4.2 Register TBU_CH0_CTRL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-122 25.9.4.3 Register TBU_CH0_BASE . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-123 25.9.4.4 Register TBU_CHy_CTRL (y:1, 2) . . . . . . . . . . . . . . . . . . . . . . . 25-124 25.9.4.5 Register TBU_CHy_BASE (y:1,2) . . . . . . . . . . . . . . . . . . . . . . . 25-125 25.10 Timer Input Module (TIM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-126 25.10.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-126 25.10.1.1 TIM Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-126 25.10.1.2 Input source selection INPUTSRCx . . . . . . . . . . . . . . . . . . . . . . 25-127 25.10.1.3 External capture source selection EXTCAPSRCx . . . . . . . . . . . 25-128 25.10.2 TIM Filter Functionality (FLT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-129 25.10.2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-129 25.10.2.2 TIM Filter Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-131 25.10.2.3 TIM Filter reconfiguration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-137 25.10.3 Timeout Detection Unit (TDU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-137 25.10.3.1 Architecture of the TDU Subunit . . . . . . . . . . . . . . . . . . . . . . . . 25-138 25.10.4 TIM Channel Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-140 25.10.4.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-140 25.10.4.2 TIM Channel Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-142 25.10.5 MAP Submodule Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-152 25.10.6 TIM Interrupt Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-153 25.10.7 TIM Configuration Registers Overview . . . . . . . . . . . . . . . . . . . . . 25-154 25.10.8 TIM Configuration Registers Description . . . . . . . . . . . . . . . . . . . . 25-156 25.10.8.1 Register TIMi_CHx_CTRL (x:0….7) (i: 13) . . . . . . . . . . . . . . . . 25-156 25.10.8.2 Register TIM0_CHx_CTRL (x:0…7) . . . . . . . . . . . . . . . . . . . . . 25-161 25.10.8.3 Register TIMi_CHx_FLT_RE (i:0…3)(x:0…7) . . . . . . . . . . . . . . 25-166 TC27x D-Step Table of Contents User’s Manual L-37 V2.2, 2014-12 25.10.8.4 Register TIMi_CHx_FLT_FE (i:0…3)(x:0…7) . . . . . . . . . . . . . . 25-167 25.10.8.5 Register TIMi_CHx_TDU (i:0…3)(x:0…7) . . . . . . . . . . . . . . . . . 25-168 25.10.8.6 Register TIMi_CHx_GPR0 (i:0…3)(x:0…7) . . . . . . . . . . . . . . . . 25-169 25.10.8.7 Register TIMi_CHx_GPR1 (i:0…3)(x:0…7) . . . . . . . . . . . . . . . . 25-170 25.10.8.8 Register TIMi_CHx_CNT (i:0…3)(x:0…7) . . . . . . . . . . . . . . . . . 25-172 25.10.8.9 Register TIMi_CHx_CNTS (i:0…3)(x:0…7) . . . . . . . . . . . . . . . . 25-173 25.10.8.10 Register TIMi_CHx_IRQ_NOTIFY (i:0…3)(x:0…7) . . . . . . . . . . 25-174 25.10.8.11 Register TIMi_CHx_IRQ_EN (i:0…3)(x:0…7) . . . . . . . . . . . . . . 25-175 25.10.8.12 Register TIMi_CHx_IRQ_FORCINT (i:0…3)(x:0…7) . . . . . . . . 25-177 25.10.8.13 Register TIMi_CHx_IRQ_MODE (i:0…3)(x:0…7) . . . . . . . . . . . 25-178 25.10.8.14 Register TIMi_RST (i:0…3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-180 25.10.8.15 Register TIMi_IN_SRC (i:0…3) . . . . . . . . . . . . . . . . . . . . . . . . . 25-181 25.10.8.16 Register TIMi_CHx_EIRQ_EN (i:0…3)(x:0…7) . . . . . . . . . . . . . 25-184 25.10.8.17 Register TIMi_CHx_TDUV (i:0…3)(x:0…7) . . . . . . . . . . . . . . . . 25-186 25.10.8.18 Register TIMi_CHx_TDUC (i:0…3)(x:0…7) . . . . . . . . . . . . . . . . 25-187 25.10.8.19 Register TIMi_CHx_ECNT (i:0…3)(x:0…7) . . . . . . . . . . . . . . . . 25-188 25.10.8.20 Register TIMi_CHx_ECTRL (i:0…3)(x:0…7) . . . . . . . . . . . . . . . 25-189 25.11 Timer Output Module (TOM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-190 25.11.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-190 25.11.1.1 TOM Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-191 25.11.2 TOM Global Channel Control (TGC0, TGC1) . . . . . . . . . . . . . . . . 25-192 25.11.2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-192 25.11.2.2 TGC Subunit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-192 25.11.3 TOM Channel (TOM_CH[x]) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-195 25.11.3.1 TOM Channel 0…7 architecture . . . . . . . . . . . . . . . . . . . . . . . . 25-196 25.11.3.2 TOM Channel 8…14 architecture . . . . . . . . . . . . . . . . . . . . . . . 25-197 25.11.3.3 TOM Channel 15 architecture for PCM generation . . . . . . . . . . 25-198 25.11.3.4 Duty cycle, period and selected counter clock frequency update mechanisms 25-199 25.11.3.5 TOM continuous mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-202 25.11.3.6 TOM One shot mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-203 25.11.3.7 Pulse count modulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-205 25.11.4 TOM BLDC Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-207 25.11.5 TOM Gated Counter Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-207 25.11.6 TOM Interrupt signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-207 25.11.7 TOM Configuration Register overview . . . . . . . . . . . . . . . . . . . . . . 25-208 25.11.8 TOM Configuration Registers Description . . . . . . . . . . . . . . . . . . . 25-210 25.11.8.1 Register TOMi_TGC0_GLB_CTRL . . . . . . . . . . . . . . . . . . . . . . 25-210 25.11.8.2 Register TOMi_TGC0_ENDIS_CTRL . . . . . . . . . . . . . . . . . . . . 25-213 25.11.8.3 Register TOMi_TGC0_ENDIS_STAT . . . . . . . . . . . . . . . . . . . . 25-215 25.11.8.4 Register TOMi_TGC0_ACT_TB . . . . . . . . . . . . . . . . . . . . . . . . 25-217 25.11.8.5 Register TOMi_TGC0_OUTEN_CTRL . . . . . . . . . . . . . . . . . . . 25-218 25.11.8.6 Register TOMi_TGC0_OUTEN_STAT . . . . . . . . . . . . . . . . . . . 25-220 TC27x D-Step Table of Contents User’s Manual L-38 V2.2, 2014-12 25.11.8.7 Register TOMi_TGC0_FUPD_CTRL . . . . . . . . . . . . . . . . . . . . . 25-222 25.11.8.8 Register TOMi_TGC0_INT_TRIG . . . . . . . . . . . . . . . . . . . . . . . 25-225 25.11.8.9 Register TOMi_CHx_CTRL (x:0…14) . . . . . . . . . . . . . . . . . . . . 25-226 25.11.8.10 Register TOMi_CH15_CTRL . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-230 25.11.8.11 Register TOMi_CHx_CN0 (x:0…15) . . . . . . . . . . . . . . . . . . . . . 25-233 25.11.8.12 Register TOMi_CHx_CM0 (x:0…15) . . . . . . . . . . . . . . . . . . . . . 25-233 25.11.8.13 Register TOMi_CHx_SR0 (x:0…15) . . . . . . . . . . . . . . . . . . . . . 25-235 25.11.8.14 Register TOMi_CHx_CM1 (x:0…15) . . . . . . . . . . . . . . . . . . . . . 25-235 25.11.8.15 Register TOMi_CHx_SR1 (x:0…15) . . . . . . . . . . . . . . . . . . . . . 25-237 25.11.8.16 Register TOMi_CHx_STAT (x:0…15) . . . . . . . . . . . . . . . . . . . . 25-237 25.11.8.17 Register TOMi_CHx_IRQ_NOTIFY (x:0…15) . . . . . . . . . . . . . . 25-239 25.11.8.18 Register TOMi_CHx_IRQ_EN (x:0…15) . . . . . . . . . . . . . . . . . . 25-240 25.11.8.19 Register TOMi_CHx_IRQ_FORCINT (x:0…15) . . . . . . . . . . . . 25-241 25.11.8.20 Register TOMi_CHx_IRQ_MODE (x:0…15) . . . . . . . . . . . . . . . 25-243 25.12 ARU-connected Timer Output Module (ATOM) . . . . . . . . . . . . . . . . . 25-244 25.12.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-244 25.12.1.1 ATOM Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-244 25.12.1.2 ATOM Global control (AGC) . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-246 25.12.1.3 ATOM Channel mode overview . . . . . . . . . . . . . . . . . . . . . . . . . 25-246 25.12.2 ATOM Channel architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-247 25.12.2.1 ATOM Channel architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-247 25.12.2.2 ARU Communication Interface . . . . . . . . . . . . . . . . . . . . . . . . . 25-248 25.12.3 ATOM Channel modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-250 25.12.3.1 ATOM Signal Output Mode Immediate (SOMI) . . . . . . . . . . . . . 25-250 25.12.3.2 ATOM Signal Output Mode Compare (SOMC) . . . . . . . . . . . . . 25-253 25.12.3.3 ATOM Signal Output Mode PWM (SOMP) . . . . . . . . . . . . . . . . 25-277 25.12.3.4 ATOM Signal Output Mode Serial (SOMS) . . . . . . . . . . . . . . . . 25-286 25.12.4 ATOM Interrupt signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-294 25.12.5 ATOM Register overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-294 25.12.6 ATOM Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-296 25.12.6.1 Register ATOMi_AGC_GLB_CTRL . . . . . . . . . . . . . . . . . . . . . . 25-296 25.12.6.2 Register ATOMi_CHx_CTRL (x: 0…7) . . . . . . . . . . . . . . . . . . . 25-298 25.12.6.3 Register ATOMi_CHx_STAT (x: 0…7) . . . . . . . . . . . . . . . . . . . 25-304 25.12.6.4 Register ATOMi_CHx_RDADDR (x: 0…7) . . . . . . . . . . . . . . . . 25-306 25.12.6.5 Register ATOMi_CHx_CN0 (x: 0…7) . . . . . . . . . . . . . . . . . . . . 25-308 25.12.6.6 Register ATOMi_CHx_CM0 (x: 0…7) . . . . . . . . . . . . . . . . . . . . 25-309 25.12.6.7 Register ATOMi_CHx_SR0 (x: 0…7) . . . . . . . . . . . . . . . . . . . . 25-310 25.12.6.8 Register ATOMi_CHx_CM1 (x: 0…7) . . . . . . . . . . . . . . . . . . . . 25-311 25.12.6.9 Register ATOMi_CHx_SR1 (x: 0…7) . . . . . . . . . . . . . . . . . . . . 25-312 25.12.6.10 Register ATOMi_CHx_IRQ_NOTIFY (x:0…7) . . . . . . . . . . . . . . 25-313 25.12.6.11 Register ATOMi_CHx_IRQ_EN (x:0…7) . . . . . . . . . . . . . . . . . . 25-314 25.12.6.12 Register ATOMi_CHx_IRQ_FORCINT (x:0…7) . . . . . . . . . . . . 25-315 25.12.6.13 Register ATOMi_CHx_IRQ_MODE (x:0…7) . . . . . . . . . . . . . . . 25-317 TC27x D-Step Table of Contents User’s Manual L-39 V2.2, 2014-12 25.13 Multi Channel Sequencer (MCS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-318 25.13.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-318 25.13.1.1 Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-318 25.13.1.2 Scheduling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-321 25.13.2 Instruction Set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-323 25.13.2.1 Instruction Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-324 25.13.2.2 Data Transfer Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-325 25.13.2.3 ARU Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-330 25.13.2.4 Arithmetic Logic Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-335 25.13.2.5 Test Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-341 25.13.2.6 Control Flow Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-343 25.13.2.7 Other Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-345 25.13.3 MCS Internal Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-347 25.13.3.1 MCS Internal Registers Overview . . . . . . . . . . . . . . . . . . . . . . . 25-347 25.13.3.2 General purpose register Rx (x:0…7) . . . . . . . . . . . . . . . . . . . . 25-348 25.13.3.3 Register STA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-349 25.13.3.4 Register ACB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-353 25.13.3.5 Register CTRG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-354 25.13.3.6 Register STRG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-356 25.13.3.7 Register TBU_TS0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-358 25.13.3.8 Register TBU_TS1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-359 25.13.3.9 Register TBU_TS2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-359 25.13.3.10 Register MHB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-361 25.13.4 MCS Configuration Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-361 25.13.4.1 MCS Configuration Registers Overview . . . . . . . . . . . . . . . . . . 25-361 25.13.4.2 Register MCSi_CHx_CTRL (x:07) . . . . . . . . . . . . . . . . . . . . . . . 25-363 25.13.4.3 Register MCSi_CHx_PC (x:0…7) . . . . . . . . . . . . . . . . . . . . . . . 25-366 25.13.4.4 Register MCSi_CHx_Ry (x:0…7, y:0…7) . . . . . . . . . . . . . . . . . 25-367 25.13.4.5 Register MCSi_CHx_ACB (x:0…7) . . . . . . . . . . . . . . . . . . . . . . 25-371 25.13.4.6 Register MCSi_CHx_IRQ_NOTIFY (x:0…7) . . . . . . . . . . . . . . . 25-373 25.13.4.7 Register MCSi_CHx_IRQ_EN (x:0…7) . . . . . . . . . . . . . . . . . . . 25-374 25.13.4.8 Register MCSi_CHx_IRQ_FORCINT (x:0…7) . . . . . . . . . . . . . 25-376 25.13.4.9 Register MCSi_CHx_IRQ_MODE (x:0…7) . . . . . . . . . . . . . . . . 25-377 25.13.4.10 Register MCSi_CHx_EIRQ_EN (x:0…7) . . . . . . . . . . . . . . . . . . 25-379 25.13.4.11 Register MCSi_CTRL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-380 25.13.4.12 Register MCSi_CTRG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-382 25.13.4.13 Register MCSi_STRG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-384 25.13.4.14 Register MCSi_RST . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-387 25.13.4.15 Register MCSi_ERR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-391 25.14 Memory Configuration (MCFG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-393 25.14.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-393 25.14.1.1 Memory Layout Configurations (MSC_RAM1_EN_ADDR_MSB=0) . . . . 25-394 TC27x D-Step Table of Contents User’s Manual L-40 V2.2, 2014-12 25.14.1.2 Memory layout Parameters (MSC_RAM1_EN_ADDR_MSB=0) 25-395 25.14.1.3 Memory Layout Configurations (MSC_RAM1_EN_ADDR_MSB=1) . . . . 25-396 25.14.1.4 Memory Layout Parameters (MSC_RAM1_EN_ADDR_MSB=1) 25-397 25.14.2 MCFG Configuration Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-397 25.14.2.1 Register MCFG_CTRL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-398 25.15 TIM0 Input Mapping Module (MAP) . . . . . . . . . . . . . . . . . . . . . . . . . . 25-400 25.15.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-400 25.15.1.1 MAP Submodule architecture . . . . . . . . . . . . . . . . . . . . . . . . . . 25-400 25.15.2 TIM Signal Preprocessing (TSPP) . . . . . . . . . . . . . . . . . . . . . . . . . 25-401 25.15.2.1 TIM Signal Preprocessing (TSPP) subunit architecture . . . . . . 25-402 25.15.2.2 Bit Stream Combination . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-402 25.15.3 MAP Register overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-403 25.15.4 MAP Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-404 25.15.4.1 Register MAP_CTRL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-404 25.16 Digital PLL Module (DPLL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-407 25.16.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-407 25.16.2 Requirements and demarcation . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-407 25.16.3 Input signal courses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-409 25.16.4 Block and interface description . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-409 25.16.4.1 DPLL Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-410 25.16.4.2 Interface description of DPLL . . . . . . . . . . . . . . . . . . . . . . . . . . 25-411 25.16.5 DPLL Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-416 25.16.5.1 Purpose of the module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-416 25.16.5.2 Explanation of the prediction methodology . . . . . . . . . . . . . . . . 25-416 25.16.5.3 Clock topology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-416 25.16.5.4 Clock generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-416 25.16.5.5 Typical frequencies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-417 25.16.5.6 Time stamps and systematic corrections . . . . . . . . . . . . . . . . . . 25-417 25.16.5.7 DPLL Architecture overview . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-418 25.16.5.8 DPLL Architecture description . . . . . . . . . . . . . . . . . . . . . . . . . . 25-420 25.16.5.9 Block diagrams of time stamp processing. . . . . . . . . . . . . . . . . 25-422 25.16.5.10 Register and RAM address overview . . . . . . . . . . . . . . . . . . . . 25-423 25.16.6 Prediction of the current increment duration . . . . . . . . . . . . . . . . . 25-430 25.16.6.1 The use of increments in the past . . . . . . . . . . . . . . . . . . . . . . . 25-430 25.16.6.2 Increment prediction in Normal Mode forwards (DIR1=0) . . . . . 25-430 25.16.6.3 Increment prediction in Emergency Mode forwards (DIR2=0) . . 25-435 25.16.6.4 Increment prediction in Normal Mode backwards (DIR1=1) . . . 25-438 25.16.6.5 Increment prediction in Emergency Mode backwards (DIR2=1) 25-439 25.16.7 Calculations for actions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-441 25.16.7.1 Action calculations for TRIGGER forwards . . . . . . . . . . . . . . . . 25-443 25.16.7.2 Action calculations for TRIGGER backwards . . . . . . . . . . . . . . 25-445 25.16.7.3 Action calculations STATE forwards . . . . . . . . . . . . . . . . . . . . . 25-447 TC27x D-Step Table of Contents User’s Manual L-41 V2.2, 2014-12 25.16.7.4 Action calculations for STATE backwards . . . . . . . . . . . . . . . . . 25-448 25.16.7.5 Update of RAM in Normal and Emergency Mode . . . . . . . . . . . 25-450 25.16.7.6 Time and position stamps for actions in Normal Mode . . . . . . . 25-454 25.16.7.7 The use of the RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-457 25.16.7.8 Time and position stamps for actions in Emergency Mode . . . . 25-457 25.16.8 Signal processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-460 25.16.8.1 Time stamp processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-460 25.16.8.2 Count and compare unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-460 25.16.8.3 Sub pulse generation for SMC=0 . . . . . . . . . . . . . . . . . . . . . . . 25-460 25.16.8.4 Sub pulse generation for SMC=1 . . . . . . . . . . . . . . . . . . . . . . . 25-465 25.16.8.5 Calculation of the Accurate Position Values . . . . . . . . . . . . . . . 25-469 25.16.8.6 Scheduling of the Calculation . . . . . . . . . . . . . . . . . . . . . . . . . . 25-470 25.16.9 DPLL Interrupt signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-495 25.16.9.1 DPLL Interrupt signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-495 25.16.10 DPLL Register overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-497 25.16.11 DPLL Register and Memory description . . . . . . . . . . . . . . . . . . . . 25-509 25.16.11.1 Register DPLL_CTRL_0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-509 25.16.11.2 Register DPLL_CTRL_1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-513 25.16.11.3 Register DPLL_CTRL_2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-521 25.16.11.4 Register DPLL_CTRL_3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-523 25.16.11.5 Register DPLL_CTRL_4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-525 25.16.11.6 Register DPLL_ACT_STA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-527 25.16.11.7 Register DPLL_OSW . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-529 25.16.11.8 Register DPLL_AOSV_2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-531 25.16.11.9 Register DPLL_APT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-532 25.16.11.10 Register DPLL_APS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-535 25.16.11.11 Register DPLL_APT_2C . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-538 25.16.11.12 Register DPLL_APS_1C3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-540 25.16.11.13 Register DPLL_NUTC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-541 25.16.11.14 Register DPLL_NUSC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-544 25.16.11.15 Register DPLL_NTI_CNT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-547 25.16.11.16 Register DPLL_IRQ_NOTIFY . . . . . . . . . . . . . . . . . . . . . . . . . . 25-548 25.16.11.17 Register DPLL_IRQ_EN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-551 25.16.11.18 Register DPLL_IRQ_FORCINT . . . . . . . . . . . . . . . . . . . . . . . . . 25-555 25.16.11.19 Register DPLL_IRQ_MODE . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-557 25.16.11.20 Register DPLL_EIRQ_EN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-558 25.16.11.21 Register DPLL_INC_CNT1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-562 25.16.11.22 Register DPLL_INC_CNT2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-563 25.16.11.23 Register DPLL_APT_SYNC . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-564 25.16.11.24 Register DPLL_APS_SYNC . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-567 25.16.11.25 Register DPLL_TBU_TS0_T . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-570 25.16.11.26 Register DPLL_TBU_TS0_S . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-570 25.16.11.27 Register DPLL_ADD_IN_LD1 . . . . . . . . . . . . . . . . . . . . . . . . . . 25-572 TC27x D-Step Table of Contents User’s Manual L-42 V2.2, 2014-12 25.16.11.28 Register DPLL_ADD_IN_LD2 . . . . . . . . . . . . . . . . . . . . . . . . . . 25-573 25.16.11.29 Register DPLL_STATUS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-574 25.16.11.30 Register DPLL_ID_PMTR_x . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-581 25.16.11.31 Register DPLL_CTRL_0_SHADOW_TRIGGER . . . . . . . . . . . . 25-582 25.16.11.32 Register DPLL_CTRL_0_SHADOW_STATE . . . . . . . . . . . . . . 25-584 25.16.11.33 Register DPLL_CTRL_1_SHADOW_TRIGGER . . . . . . . . . . . . 25-585 25.16.11.34 Register DPLL_CTRL_1_SHADOW_STATE . . . . . . . . . . . . . . 25-586 25.16.11.35 Register DPLL_RAM_INI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-588 25.16.11.36 Memory DPLL_PSA[i] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-589 25.16.11.37 Memory DPLL_DLA[i] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-589 25.16.11.38 Memory DPLL_NA[i] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-590 25.16.11.39 Memory DPLL_DTA[i] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-592 25.16.11.40 Memory DPLL_TS_T . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-592 25.16.11.41 Memory DPLL_TS_T_OLD . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-594 25.16.11.42 Memory DPLL_FTV_T . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-595 25.16.11.43 Memory DPLL_TS_S . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-596 25.16.11.44 Memory DPLL_TS_S_OLD . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-597 25.16.11.45 Memory DPLL_FTV_S . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-598 25.16.11.46 Memory DPLL_THMI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-599 25.16.11.47 Memory DPLL_THMA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-600 25.16.11.48 Memory DPLL_THVAL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-600 25.16.11.49 Memory DPLL_TOV . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-602 25.16.11.50 Memory DPLL_TOV_S . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-603 25.16.11.51 Memory DPLL_ADD_IN_CAL1 . . . . . . . . . . . . . . . . . . . . . . . . . 25-604 25.16.11.52 Memory DPLL_ADD_IN_CAL2 . . . . . . . . . . . . . . . . . . . . . . . . . 25-604 25.16.11.53 Memory DPLL_MPVAL1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-606 25.16.11.54 Memory DPLL_MPVAL2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-607 25.16.11.55 Memory DPLL_NMB_T_TAR . . . . . . . . . . . . . . . . . . . . . . . . . . 25-608 25.16.11.56 Memory DPLL_NMB_T_TAR_OLD . . . . . . . . . . . . . . . . . . . . . . 25-609 25.16.11.57 Memory DPLL_NMB_S_TAR . . . . . . . . . . . . . . . . . . . . . . . . . . 25-610 25.16.11.58 Memory DPLL_NMB_S_TAR_OLD . . . . . . . . . . . . . . . . . . . . . . 25-611 25.16.11.59 Memory DPLL_RCDT_TX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-612 25.16.11.60 Memory DPLL_RCDT_SX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-612 25.16.11.61 Memory DPLL_RCDT_TX_NOM . . . . . . . . . . . . . . . . . . . . . . . . 25-614 25.16.11.62 Memory DPLL_RCDT_SX_NOM . . . . . . . . . . . . . . . . . . . . . . . . 25-614 25.16.11.63 Memory DPLL_RDT_T_ACT . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-616 25.16.11.64 Memory DPLL_RDT_S_ACT . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-616 25.16.11.65 Memory DPLL_DT_T_ACT . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-618 25.16.11.66 Memory DPLL_DT_S_ACT . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-618 25.16.11.67 Memory DPLL_EDT_T . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-620 25.16.11.68 Memory DPLL_MEDT_T . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-620 25.16.11.69 Memory DPLL_EDT_S . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-622 25.16.11.70 Memory DPLL_MEDT_S . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-622 TC27x D-Step Table of Contents User’s Manual L-43 V2.2, 2014-12 25.16.11.71 Memory DPLL_CDT_TX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-624 25.16.11.72 Memory DPLL_CDT_SX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-624 25.16.11.73 Memory DPLL_CDT_TX_NOM . . . . . . . . . . . . . . . . . . . . . . . . . 25-625 25.16.11.74 Memory DPLL_CDT_SX_NOM . . . . . . . . . . . . . . . . . . . . . . . . . 25-625 25.16.11.75 Memory DPLL_TLR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-626 25.16.11.76 Memory DPLL_SLR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-626 25.16.11.77 Memory DPLL_PDT[i] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-628 25.16.11.78 Memory DPLL_MLS1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-629 25.16.11.79 Memory DPLL_MLS2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-630 25.16.11.80 Memory DPLL_CNT_NUM1 . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-631 25.16.11.81 Memory DPLL_CNT_NUM2 . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-631 25.16.11.82 Memory DPLL_PVT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-632 25.16.11.83 Memory DPLL_PSTC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-633 25.16.11.84 Memory DPLL_PSSC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-634 25.16.11.85 Memory DPLL_PSTM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-635 25.16.11.86 Memory DPLL_PSTM_OLD . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-636 25.16.11.87 Memory DPLL_PSSM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-637 25.16.11.88 Memory DPLL_PSSM_OLD . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-638 25.16.11.89 Memory DPLL_NMB_T . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-639 25.16.11.90 Memory DPLL_NMB_S . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-639 25.16.11.91 Memory DPLL_RDT_Sx . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-640 25.16.11.92 Memory DPLL_TSF_S[i] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-641 25.16.11.93 Memory DPLL_ADT_S[i] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-641 25.16.11.94 Memory DPLL_DT_S[i] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-642 25.16.11.95 Memory DPLL_TSAC[i] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-643 25.16.11.96 Memory DPLL_PSAC[i] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-644 25.16.11.97 Memory DPLL_ACBi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-645 25.16.11.98 Memory DPLL_RDT_T[i] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-647 25.16.11.99 Memory DPLL_TSF_T[i] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-647 25.16.11.100 Memory DPLL_ADT_T[i] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-649 25.16.11.101 Memory DPLL_DT_T[i] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-650 25.16.12 Terms and Abbreviations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-650 25.17 Sensor Pattern Evaluation (SPE) . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-651 25.17.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-651 25.17.1.1 SPE Submodule integration concept into GTM . . . . . . . . . . . . . 25-651 25.17.1.2 SPE Sample input pattern for . . . . . . . . . . . . . . . . . . . . . . . . . . 25-652 25.17.2 SPE Submodule description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-652 25.17.2.1 SPE to TOM Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-653 25.17.2.2 SPE Submodule architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-653 25.17.2.3 SPE[i]_IN_PAT register representation . . . . . . . . . . . . . . . . . . . 25-656 25.17.2.4 SPE Revolution detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-657 25.17.3 SPE Interrupt signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-657 25.17.4 SPE Register overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-658 TC27x D-Step Table of Contents User’s Manual L-44 V2.2, 2014-12 25.17.5 SPE Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-658 25.17.5.1 Register SPEi_CTRL_STAT . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-658 25.17.5.2 Register SPEi_PAT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-661 25.17.5.3 Register SPEi_OUT_PATx (x: 07) . . . . . . . . . . . . . . . . . . . . . . . 25-663 25.17.5.4 Register SPEi_OUT_CTRL . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-664 25.17.5.5 Register SPEi_CNT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-665 25.17.5.6 Register SPEi_CMP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-666 25.17.5.7 Register SPEi_IRQ_NOTIFY . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-667 25.17.5.8 Register SPEi_IRQ_EN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-668 25.17.5.9 Register SPEi_IRQ_FORCINT . . . . . . . . . . . . . . . . . . . . . . . . . 25-669 25.17.5.10 Register SPEi_IRQ_MODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-670 25.17.5.11 Register SPEi_EIRQ_EN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-671 25.18 Interrupt Concentrator Module (ICM) . . . . . . . . . . . . . . . . . . . . . . . . . 25-672 25.18.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-672 25.18.2 Bundling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-672 25.18.2.1 GTM Infrastructure Interrupt Bundling . . . . . . . . . . . . . . . . . . . . 25-672 25.18.2.2 DPLL Interrupt Bundling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-672 25.18.2.3 TIM Interrupt Bundling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-673 25.18.2.4 MCS Interrupt Bundling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-673 25.18.2.5 TOM and ATOM Interrupt Bundling . . . . . . . . . . . . . . . . . . . . . . 25-673 25.18.3 ICM Interrupt Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-676 25.18.4 ICM Configuration Registers Overview . . . . . . . . . . . . . . . . . . . . . 25-678 25.18.5 ICM Configuration Registers Description . . . . . . . . . . . . . . . . . . . . 25-679 25.18.5.1 Register ICM_IRQG_0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-679 25.18.5.2 Register ICM_IRQG_1 (DPLL Interrupt Group) . . . . . . . . . . . . . 25-682 25.18.5.3 Register ICM_IRQG_2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-685 25.18.5.4 Register ICM_IRQG_4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-688 25.18.5.5 Register ICM_IRQG_6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-691 25.18.5.6 Register ICM_IRQG_7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-694 25.18.5.7 Register ICM_IRQG_9 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-696 25.18.5.8 Register ICM_IRQG_10 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-699 25.18.5.9 Register ICM_IRQG_MEI (Module Error Interrupt) . . . . . . . . . . 25-701 25.18.5.10 Register ICM_IRQG_CEI0 (Channel Error Interrupt 0) . . . . . . . 25-703 25.18.5.11 Register ICM_IRQG_CEI1 (Channel Error Interrupt 1) . . . . . . . 25-705 25.18.5.12 Register ICM_IRQG_CEI3 (Channel Error Interrupt 3) . . . . . . . 25-708 25.19 Output Compare Unit (CMP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-711 25.19.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-711 25.19.1.1 Architecture of the Compare Unit . . . . . . . . . . . . . . . . . . . . . . . 25-712 25.19.2 Bitwise Compare Unit (BWC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-712 25.19.3 Configuration of the Compare Unit . . . . . . . . . . . . . . . . . . . . . . . . 25-713 25.19.4 Error Generator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-713 25.19.5 CMP Interrupt Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-713 25.19.6 CMP Configuration Registers Overview . . . . . . . . . . . . . . . . . . . . 25-714 TC27x D-Step Table of Contents User’s Manual L-45 V2.2, 2014-12 25.19.7 CMP Configuration Registers Description . . . . . . . . . . . . . . . . . . . 25-714 25.19.7.1 Register CMP_EN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-714 25.19.7.2 Register CMP_IRQ_NOTIFY . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-717 25.19.7.3 Register CMP_IRQ_EN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-720 25.19.7.4 Register CMP_IRQ_FORCINT . . . . . . . . . . . . . . . . . . . . . . . . . 25-722 25.19.7.5 Register CMP_IRQ_MODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-725 25.19.7.6 Register CMP_EIRQ_EN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-726 25.20 Monitor Unit (MON) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-728 25.20.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-728 25.20.1.1 MON Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-728 25.20.1.2 Realization without Activity Checker of the clock signals . . . . . 25-729 25.20.2 Clock Monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-730 25.20.3 CMP error Monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-730 25.20.4 Checking the Characteristics of Signals by MCS . . . . . . . . . . . . . 25-730 25.20.5 Checking ARU Cycle Time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-731 25.20.6 MON Interrupt Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-731 25.20.7 MON Registers Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-731 25.20.8 MON Configuration Registers Description . . . . . . . . . . . . . . . . . . . 25-733 25.20.8.1 Register MON_STATUS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-733 25.20.8.2 Register MON_ACTIVITY_0 . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-735 25.21 Appendix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-740 25.21.1 ARU Write Address Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-740 25.22 GTM Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-742 25.22.1 GTM Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-742 25.22.2 Port Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-755 25.22.2.1 Port to GTM Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . 25-773 25.22.2.2 GTM to Port Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . 25-814 25.22.3 MSC Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-815 25.22.3.1 GTM to MSC Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . 25-818 25.22.4 DSADC Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-837 25.22.5 ADC Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-851 25.22.6 SENT Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-856 25.22.7 CAN Connection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-857 25.22.8 CCU6x Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-860 25.22.9 PSI5 Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-862 25.22.10 GTM Data Exchange Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-865 25.22.11 SCU Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-880 25.22.12 GTM Debug Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-881 25.22.12.1 OCDS Trigger Bus (OTGB) Interface . . . . . . . . . . . . . . . . . . . . 25-881 25.22.12.2 GTM Debug Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-887 25.23 ision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-893 26 Capture/Compare Unit 6 (CCU6) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-1 TC27x D-Step Table of Contents User’s Manual L-46 V2.2, 2014-12 26.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-1 26.1.1 Feature Set Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-2 26.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-3 26.1.3 CCU6 Kernel Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-4 26.2 Operating Timer T12 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-8 26.2.1 T12 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-9 26.2.2 T12 Counting Scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-11 26.2.2.1 Clock Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-11 26.2.2.2 Edge-Aligned / Center-Aligned Mode . . . . . . . . . . . . . . . . . . . . . 26-12 26.2.2.3 Single-Shot Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-14 26.2.3 T12 Compare Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-15 26.2.3.1 Compare Channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-15 26.2.3.2 Channel State Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-16 26.2.3.3 Hysteresis-Like Control Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-21 26.2.4 Compare Mode Output Path . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-22 26.2.4.1 Dead-Time Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-22 26.2.4.2 State Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-24 26.2.4.3 Output Modulation and Level Selection . . . . . . . . . . . . . . . . . . . . 26-25 26.2.5 T12 Capture Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-27 26.2.6 T12 Shadow Register Transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-31 26.2.7 Timer T12 Operating Mode Selection . . . . . . . . . . . . . . . . . . . . . . . 26-32 26.2.8 T12 related Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-33 26.2.8.1 T12 Counter Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-33 26.2.8.2 Period Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-34 26.2.8.3 Capture/Compare Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-35 26.2.8.4 Capture/Compare Shadow Registers . . . . . . . . . . . . . . . . . . . . . 26-36 26.2.8.5 Dead-time Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-37 26.2.9 Capture/Compare Control Registers . . . . . . . . . . . . . . . . . . . . . . . . 26-39 26.2.9.1 Channel State Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-39 26.2.9.2 T12 Mode Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-43 26.2.9.3 Timer Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-44 26.3 Operating Timer T13 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-53 26.3.1 T13 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-53 26.3.2 T13 Counting Scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-56 26.3.2.1 Clock Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-56 26.3.2.2 T13 Counting . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-57 26.3.2.3 Single-Shot Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-58 26.3.2.4 Synchronization to T12 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-59 26.3.3 T13 Compare Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-61 26.3.4 Compare Mode Output Path . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-63 26.3.5 T13 Shadow Register Transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-64 26.3.6 T13 related Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-66 26.3.6.1 T13 Counter Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-66 TC27x D-Step Table of Contents User’s Manual L-47 V2.2, 2014-12 26.3.6.2 Period Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-67 26.3.6.3 Compare Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-68 26.3.6.4 Compare Shadow Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-69 26.4 Synchronous Start Feature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-70 26.5 Trap Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-71 26.6 Multi-Channel Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-73 26.7 Hall Sensor Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-75 26.7.1 Hall Pattern Evaluation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-76 26.7.2 Hall Pattern Compare Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-78 26.7.3 Hall Mode Flags . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-79 26.7.4 Hall Mode for Brushless DC-Motor Control . . . . . . . . . . . . . . . . . . . 26-81 26.8 Modulation Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-83 26.8.1 Modulation Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-83 26.8.2 Trap Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-85 26.8.3 Passive State Level Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-88 26.8.4 Multi-Channel Mode Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-89 26.9 Interrupt Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-96 26.9.1 Interrupt Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-96 26.9.2 Interrupt Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-98 26.9.2.1 Interrupt Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-98 26.9.2.2 Interrupt Status Set Register . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-101 26.9.2.3 Status Reset Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-103 26.9.2.4 Interrupt Enable Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-105 26.9.2.5 Interrupt Node Pointer Register . . . . . . . . . . . . . . . . . . . . . . . . . 26-107 26.10 General Module Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-110 26.10.1 Input Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-110 26.10.2 Input Monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-111 26.10.3 OCDS Suspend . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-112 26.10.4 OCDS Trigger Bus (OTGB) Interface . . . . . . . . . . . . . . . . . . . . . . 26-114 26.10.5 General Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-115 26.10.5.1 ID Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-115 26.10.5.2 Port Input Select Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-116 26.10.5.3 Module Configuration Register . . . . . . . . . . . . . . . . . . . . . . . . . 26-121 26.10.5.4 Input Monitoring Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-122 26.10.5.5 Lost Indicator Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-125 26.10.5.6 Kernel State Control Sensitivity Register . . . . . . . . . . . . . . . . . . 26-127 26.10.6 BPI Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-128 26.10.6.1 System Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-130 26.11 Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-138 26.11.1 Address Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-138 26.11.1.1 Module Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-139 26.11.2 Module Output Select . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-142 26.11.3 Synchronous Start . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-143 TC27x D-Step Table of Contents User’s Manual L-48 V2.2, 2014-12 26.11.4 Digital Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-144 26.11.4.1 Connections of CCU60 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-144 26.11.4.2 Connections of CCU61 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-149 27 General Purpose Timer Unit (GPT12) . . . . . . . . . . . . . . . . . . . . . . . . 27-1 27.1 Timer Block GPT1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-2 27.1.1 GPT1 Core Timer T3 Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-4 27.1.2 GPT1 Core Timer T3 Operating Modes . . . . . . . . . . . . . . . . . . . . . . . 27-6 27.1.3 GPT1 Auxiliary Timers T2/T4 Control . . . . . . . . . . . . . . . . . . . . . . . 27-13 27.1.4 GPT1 Auxiliary Timers T2/T4 Operating Modes . . . . . . . . . . . . . . . 27-14 27.1.5 GPT1 Clock Signal Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-25 27.1.6 GPT1 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-28 27.1.6.1 GPT1 Timer Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-28 27.1.6.2 GPT1 Timer Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 27-30 27.2 Timer Block GPT2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-40 27.2.1 GPT2 Core Timer T6 Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-42 27.2.2 GPT2 Core Timer T6 Operating Modes . . . . . . . . . . . . . . . . . . . . . . 27-44 27.2.3 GPT2 Auxiliary Timer T5 Control . . . . . . . . . . . . . . . . . . . . . . . . . . 27-47 27.2.4 GPT2 Auxiliary Timer T5 Operating Modes . . . . . . . . . . . . . . . . . . . 27-48 27.2.5 GPT2 Register CAPREL Operating Modes . . . . . . . . . . . . . . . . . . . 27-53 27.2.6 GPT2 Clock Signal Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-59 27.2.7 GPT2 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-62 27.2.7.1 GPT2 Timer Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-62 27.2.7.2 GPT2 Timer Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 27-64 27.3 GPT12 Kernel Register Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-71 27.4 General Module Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-72 27.4.1 Input Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-72 27.4.2 OCDS Suspend . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-72 27.4.3 Miscellaneous GPT12 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-73 27.4.3.1 Port Input Select Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-73 27.4.3.2 Identification Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-74 27.4.4 BPI Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-76 27.4.4.1 System Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-78 27.5 Implementation of the GPT12 Module . . . . . . . . . . . . . . . . . . . . . . . . . 27-85 27.5.1 Address Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-85 27.5.2 Module Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-85 28 Versatile Analog-to-Digital Converter (VADC) . . . . . . . . . . . . . . . . . 28-1 28.1 Introduction and Basic Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-4 28.2 Electrical Models . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-9 28.3 Configuration of General Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-14 28.3.1 Module Identification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-14 28.3.2 System Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-15 28.3.3 General Clocking Scheme and Control . . . . . . . . . . . . . . . . . . . . . . 28-22 TC27x D-Step Table of Contents User’s Manual L-49 V2.2, 2014-12 28.3.4 Register Access Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-27 28.4 Analog Module Activation and Control . . . . . . . . . . . . . . . . . . . . . . . . . 28-30 28.4.1 Analog Converter Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-30 28.4.2 Alternate Reference Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-31 28.4.3 Calibration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-31 28.5 Conversion Request Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-32 28.5.1 Queued Request Source Handling . . . . . . . . . . . . . . . . . . . . . . . . . 28-34 28.5.2 Channel Scan Request Source Handling . . . . . . . . . . . . . . . . . . . . 28-50 28.5.3 Request Source Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-66 28.5.3.1 Arbiter Operation and Configuration . . . . . . . . . . . . . . . . . . . . . . 28-67 28.5.3.2 Conversion Start Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-72 28.6 Analog Input Channel Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . 28-74 28.6.1 Channel Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-74 28.6.2 Alias Feature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-80 28.6.3 Conversion Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-82 28.6.4 Compare with Standard Conversions (Limit Checking) . . . . . . . . . . 28-84 28.6.5 Utilizing Fast Compare Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-86 28.6.6 Boundary Flag Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-87 28.6.7 Conversion Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-93 28.7 Conversion Result Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-94 28.7.1 Storage of Conversion Results . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-94 28.7.2 Data Alignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-106 28.7.3 Wait-for-Read Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-107 28.7.4 Result FIFO Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-108 28.7.5 Result Event Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-109 28.7.6 Data Modification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-110 28.8 Synchronization of Conversions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-117 28.8.1 Synchronized Conversions for Parallel Sampling . . . . . . . . . . . . . 28-117 28.8.2 Equidistant Sampling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-121 28.9 Safety Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-123 28.9.1 Broken Wire Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-123 28.9.2 Signal Path Test Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-124 28.9.3 Configuration of Test Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-126 28.10 External Multiplexer Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-128 28.11 Service Request Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-133 28.12 Implementation into the TC27x . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-146 28.12.1 Product-Specific Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-146 28.12.2 Summary of Registers and Locations . . . . . . . . . . . . . . . . . . . . . . 28-148 28.12.3 Analog Module Connections in the TC27x . . . . . . . . . . . . . . . . . . 28-153 28.12.4 Digital Module Connections in the TC27x . . . . . . . . . . . . . . . . . . . 28-156 28.13 Use Case Example for VADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-167 29 Delta-Sigma Analog-to-Digital Converter (DSADC) . . . . . . . . . . . . . 29-1 TC27x D-Step Table of Contents User’s Manual L-50 V2.2, 2014-12 29.1 Introduction and Basic Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-4 29.2 Configuration of General Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-6 29.2.1 Module Identification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-6 29.2.2 System Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-7 29.2.3 Register Access Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-14 29.2.4 Global Configuration Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-16 29.3 Input Channel Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-21 29.3.1 Modulator Clock Selection and Generation . . . . . . . . . . . . . . . . . . . 29-24 29.3.2 Input Data Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-25 29.3.3 On-Chip Modulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-27 29.3.4 Input Path Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-29 29.3.5 Common Mode Voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-36 29.3.6 Common Mode Hold Voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-36 29.3.7 Calibration Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-42 29.4 Main Filter Chain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-49 29.4.1 CIC Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-49 29.4.2 FIR Filters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-51 29.4.3 Offset Compensation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-54 29.4.4 Integrator Stage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-55 29.5 Auxiliary Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-59 29.6 Filter Configuration and Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-62 29.6.1 Filter Configuration Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-62 29.6.2 Recommended Settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-67 29.6.3 Group Delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-70 29.7 Conversion Result Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-71 29.8 Service Request Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-73 29.9 Resolver Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-76 29.9.1 Carrier Signal Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-76 29.9.2 Return Signal Synchronization . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-80 29.10 Time-Stamp Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-84 29.11 Implementation into the TC27x . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-86 29.11.1 Product-Specific Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-86 29.11.2 Summary of Registers and Locations . . . . . . . . . . . . . . . . . . . . . . . 29-87 29.11.3 Analog Module Connections in the TC27x . . . . . . . . . . . . . . . . . . . 29-90 29.11.4 Digital Module Connections in the TC27x . . . . . . . . . . . . . . . . . . . . 29-91 30 Inter-Integrated Circuit Module (I2C) . . . . . . . . . . . . . . . . . . . . . . . . . 30-1 30.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-1 30.1.1 I2C-bus Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-1 30.1.2 I2C Module Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-3 30.1.3 References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-4 30.2 I2C Module Functional Specification . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-5 30.2.1 I2C Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-5 TC27x D-Step Table of Contents User’s Manual L-51 V2.2, 2014-12 30.2.2 Clock and Timing Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-12 30.2.2.1 Baudrate Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-12 30.2.2.2 I2C Signal Timing Adjustment . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-15 30.2.3 I2C Kernel Control Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-16 30.2.4 FIFO Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-29 30.2.4.1 Data Transmission . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-30 30.2.4.2 Transmit Request Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-31 30.2.4.3 Transmit Data Alignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-33 30.2.4.4 Data Reception . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-38 30.2.4.5 Receive Request Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-38 30.2.4.6 Receive Data Alignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-41 30.2.4.7 Switching between Transmission and Reception . . . . . . . . . . . . 30-46 30.2.5 Service Request Block Operation . . . . . . . . . . . . . . . . . . . . . . . . . . 30-46 30.2.5.1 Overview of Service Requests . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-46 30.2.5.2 Interrupt Service Request Structure . . . . . . . . . . . . . . . . . . . . . . 30-49 30.3 I2C Module Internal Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-52 30.3.1 Global Module Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-52 30.3.2 FIFO Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-62 30.3.3 Basic Interrupt Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-68 30.3.4 Error Interrupt Source Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-74 30.3.5 Protocol Interrupt Source Registers . . . . . . . . . . . . . . . . . . . . . . . . . 30-77 30.4 I2C Module Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-82 30.4.1 Interfaces of the I2C Module(s) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-82 30.4.2 Module Clock Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-83 30.4.3 Bus Peripheral Interface Registers . . . . . . . . . . . . . . . . . . . . . . . . . 30-85 30.4.4 I2C Module Registers Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-86 30.4.5 Port and I/O Line Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-91 30.4.6 Interrupt Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-92 30.5 Module Integration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-93 30.5.1 Integration Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-93 30.5.2 BPI_SPB Module Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-94 30.5.2.1 System Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30-94 31 Input Output Monitor (IOM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31-1 31.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31-1 31.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31-1 31.3 Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31-2 31.4 Kernel Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31-3 31.5 Filter & Prescaler Channel Description . . . . . . . . . . . . . . . . . . . . . . . . . 31-4 31.6 EXOR Combiner Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31-12 31.7 Logic Analyzer Module (LAM) Description . . . . . . . . . . . . . . . . . . . . . . 31-13 31.8 Event Combiner Module (ECM) Description . . . . . . . . . . . . . . . . . . . . 31-15 31.9 IOM Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31-17 TC27x D-Step Table of Contents User’s Manual L-52 V2.2, 2014-12 31.9.1 IOM Identification Register (IOM_ID) . . . . . . . . . . . . . . . . . . . . . . . . 31-20 31.9.2 Filter & Prescaler Cell (FPC) Registers . . . . . . . . . . . . . . . . . . . . . . 31-21 31.9.3 GTM Input Related Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31-25 31.9.4 Logic Analyzer Module (LAM) Registers . . . . . . . . . . . . . . . . . . . . . 31-27 31.9.5 Event Combiner Module (ECM) Registers . . . . . . . . . . . . . . . . . . . . 31-32 31.9.6 System Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31-37 31.10 SoC Integration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31-44 31.11 Example Monitor/Safety Measures . . . . . . . . . . . . . . . . . . . . . . . . . . . 31-47 31.11.1 Example 1 - Pulse or duty cycle too short . . . . . . . . . . . . . . . . . . . . 31-48 31.11.2 Example 2 - Pulse or duty cycle too long . . . . . . . . . . . . . . . . . . . . . 31-49 31.11.3 Example 3 - Period too short . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31-50 31.11.4 Example 4 - Period too long . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31-51 31.11.5 Example 5 - Diagnosis of Command and Feedback - acceptable propagation window and/or signal consistency check 31-52 31.11.6 Example 6 - Diagnosis of Set-up and Hold times . . . . . . . . . . . . . . 31-53 32 Peripheral Sensor Interface (PSI5) . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-1 32.1 PSI5 Kernel Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-1 32.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-2 32.2 General Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-3 32.3 Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-4 32.4 PSI5 Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-5 32.5 Frame Formats and Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-5 32.5.1 PSI5 V1.3 Frame . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-5 32.5.2 Extended PSI5 Frame (non standard) . . . . . . . . . . . . . . . . . . . . . . . . 32-6 32.5.3 Extended Serial Data Encoding (“Slow Channel”) . . . . . . . . . . . . . . . 32-7 32.5.4 Extended Serial Data Frame . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-7 32.6 Sync Pulses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-8 32.6.1 Synchronous Transmission . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-8 32.6.2 ECU to Sensor Communication . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-9 32.7 Manchester Decoding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-11 32.8 Bit Rate Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-14 32.9 Digital Glitch Filter. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-17 32.10 Time Stamp Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-18 32.11 Error Detection Capabilities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-20 32.12 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-20 32.13 Trigger Outputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-21 32.14 PSI5 Kernel Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-22 32.14.1 Module Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-28 32.14.2 Input and Output Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-49 32.14.3 Receiver Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-52 32.14.4 Receive Data and Status Registers . . . . . . . . . . . . . . . . . . . . . . . . . 32-60 32.14.5 Receive Data Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-67 TC27x D-Step Table of Contents User’s Manual L-53 V2.2, 2014-12 32.14.6 Sync Pulse Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-97 32.14.7 Interrupt Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-115 32.15 PSI5 Module Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-141 32.15.1 Interface Connections of the PSI5 Module . . . . . . . . . . . . . . . . . . 32-141 32.15.1.1 On-Chip Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-142 32.15.2 PSI5 Module-Related External Registers . . . . . . . . . . . . . . . . . . . 32-143 32.15.2.1 Port Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-143 32.15.2.2 Timing Constraints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-145 32.16 Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32-146 33 Peripheral Sensor Interface with Serial PHY Connection (PSI5-S) . 33-1 33.1 PSI5-S Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-1 33.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-2 33.2 Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-4 33.3 General Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-4 33.4 PSI5 ECU to Sensor Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-5 33.5 Frame Formats and Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-6 33.5.1 Communication between PSI5-S and PHY via UART . . . . . . . . . . . . 33-6 33.5.1.1 “Packet Frames” received from PHY . . . . . . . . . . . . . . . . . . . . . . . 33-6 33.5.1.2 PSI5-S UART Frames transmitted to PHY . . . . . . . . . . . . . . . . . 33-10 33.5.2 Communication between PHY and Sensor (PSI5 Standard) . . . . . . 33-10 33.5.2.1 PSI5 Standard Frame Format . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-10 33.5.2.2 PSI5 Extended Frame Format . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-11 33.5.2.3 Sync Pulses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-11 33.6 Clock Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-14 33.6.1 Overview on Clocks in the System . . . . . . . . . . . . . . . . . . . . . . . . . 33-15 33.7 Time Stamp Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-17 33.8 Watch Dog Timers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-18 33.9 Send Data. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-21 33.9.1 Channel Trigger . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-21 33.9.2 Sync Pulse Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-24 33.9.3 Send Data Preparation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-24 33.10 Message Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-26 33.11 DMA Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-27 33.11.1 Single DMA, 8 dedicated DMAs . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-27 33.11.2 Two daisy chained DMAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-28 33.11.3 Interrupts for DMA support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-36 33.12 Error Detection Capabilities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-37 33.13 Special use of Channel 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-38 33.14 ASC Kernel Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-38 33.14.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-39 33.14.2 General Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-41 33.14.3 Asynchronous Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-42 TC27x D-Step Table of Contents User’s Manual L-54 V2.2, 2014-12 33.14.3.1 Asynchronous Data Frames . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-43 33.14.3.2 Asynchronous Transmission . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-45 33.14.3.3 Asynchronous Reception . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-45 33.14.3.4 RXD/TXD Data Path Selection in Asynchronous Modes . . . . . . . 33-46 33.14.4 Synchronous Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-47 33.14.4.1 Synchronous Transmission . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-48 33.14.4.2 Synchronous Reception . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-48 33.14.4.3 Synchronous Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-49 33.14.5 Baud Rate Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-50 33.14.5.1 Baud Rates in Asynchronous Mode . . . . . . . . . . . . . . . . . . . . . . 33-51 33.14.5.2 Baud Rates in Synchronous Mode . . . . . . . . . . . . . . . . . . . . . . . 33-54 33.14.6 Hardware Error Detection Capabilities . . . . . . . . . . . . . . . . . . . . . . 33-55 33.14.7 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-55 33.15 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-56 33.16 Trigger Outputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-57 33.17 PSI5-S Kernel Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-58 33.17.1 Module Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-62 33.17.2 Input and Output Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-81 33.17.3 Receiver Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-83 33.17.4 Receive Data and Status Registers . . . . . . . . . . . . . . . . . . . . . . . . . 33-88 33.17.5 Sync Pulse Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-97 33.17.6 ASC Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-104 33.17.7 Interrupt Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-114 33.18 PSI5-S Module Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-139 33.18.1 Interface Connections of the PSI5-S Module . . . . . . . . . . . . . . . . . 33-139 33.18.1.1 On-Chip Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-140 33.18.2 PSI5-S Module-Related External Registers . . . . . . . . . . . . . . . . . . 33-141 33.18.2.1 Port Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-141 33.19 Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33-143 34 Ethernet MAC (ETH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-1 34.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-1 34.1.1 General Module Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-2 34.1.2 System Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-3 34.1.2.1 System-Level Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-3 34.1.2.2 Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-3 34.1.2.3 Transmit and Receive FIFOs . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-3 34.1.3 Features List . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-5 34.1.3.1 GMAC Core Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-5 34.1.3.2 DMA Block Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-6 34.1.3.3 Transaction Layer (MTL) Features . . . . . . . . . . . . . . . . . . . . . . . . 34-6 34.1.3.4 Monitoring, Test, and Debugging Support Features . . . . . . . . . . . 34-8 34.2 Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-9 TC27x D-Step Table of Contents User’s Manual L-55 V2.2, 2014-12 34.2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-9 34.2.2 IEEE 1588-2002 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-10 34.2.2.1 Reference Timing Source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-12 34.2.2.2 Transmit Path Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-12 34.2.2.3 Receive Path Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-13 34.2.2.4 Time Stamp Error Margin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-13 34.2.2.5 Frequency Range of Reference Timing Clock . . . . . . . . . . . . . . . 34-13 34.2.2.6 Advanced Time Stamp Feature Support . . . . . . . . . . . . . . . . . . . 34-14 34.2.3 AHB Application Host Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-24 34.2.4 DMA Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-26 34.2.4.1 Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-27 34.2.4.2 Transmission . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-30 34.2.4.3 Reception . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-35 34.2.4.4 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-39 34.2.5 MAC Transaction Layer (MTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-40 34.2.5.1 Transmit Path . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-40 34.2.5.2 Receive Path . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-45 34.2.6 GMAC Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-48 34.2.6.1 Transmission . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-48 34.2.6.2 MAC Transmit Interface Protocol . . . . . . . . . . . . . . . . . . . . . . . . . 34-52 34.2.6.3 Reception . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-52 34.2.6.4 System Time Register Module . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-60 34.2.7 MAC Management Counters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-63 34.2.7.1 Address Assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-63 34.2.7.2 MMC Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-72 34.2.8 Power Management Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-86 34.2.8.1 PMT Block Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-86 34.2.8.2 Remote Wake-Up Frame Detection . . . . . . . . . . . . . . . . . . . . . . . 34-90 34.2.8.3 Magic Packet Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-90 34.2.8.4 System Considerations During Power-Down . . . . . . . . . . . . . . . . 34-91 34.2.9 Station Management Agent . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-92 34.2.9.1 Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-92 34.2.9.2 MII Management Write Operation . . . . . . . . . . . . . . . . . . . . . . . . 34-93 34.2.9.3 MII Management Read Operation . . . . . . . . . . . . . . . . . . . . . . . . 34-94 34.2.10 Reduced Media Independent Interface . . . . . . . . . . . . . . . . . . . . . . 34-95 34.2.10.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-95 34.2.10.2 Block Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-96 34.2.10.3 Transmit Bit Ordering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-97 34.2.10.4 RMII Transmit Timing Diagrams . . . . . . . . . . . . . . . . . . . . . . . . . 34-97 34.2.11 Interrupts From the GMAC Core . . . . . . . . . . . . . . . . . . . . . . . . . . 34-100 34.3 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-102 34.3.1 Register Maps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-103 34.3.1.1 Register Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-103 TC27x D-Step Table of Contents User’s Manual L-56 V2.2, 2014-12 34.3.1.2 DMA Register Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-103 34.3.1.3 GMAC Register Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-105 34.3.1.4 Ethernet MAC Additional Module Control Registers . . . . . . . . . 34-115 34.3.2 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-116 34.4 Descriptors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-423 34.4.1 Normal Descriptor Formats . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-423 34.4.1.1 Receive Descriptor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-424 34.4.1.2 Transmit Descriptor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-431 34.4.1.3 Descriptor Format With IEEE 1588 Time Stamping Enabled . . 34-438 34.4.2 Alternate or Enhanced Descriptors . . . . . . . . . . . . . . . . . . . . . . . . 34-442 34.4.2.1 Transmit Descriptor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-442 34.4.2.2 Receive Descriptor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-449 34.5 Ethernet MAC Module Implementation . . . . . . . . . . . . . . . . . . . . . . . 34-458 34.5.1 Interface Connections of the Ethernet MAC Module . . . . . . . . . . . 34-458 34.5.1.1 On-Chip Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-460 34.5.1.2 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-460 34.5.2 Ethernet MAC Module-Implementation Related Registers . . . . . . 34-462 34.5.2.1 Port Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-462 34.5.2.2 Clock Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-465 34.5.2.3 Additional Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-466 34.6 Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34-475
标签：
好例子网口号：伸出你的我的手 — 分享！
小贴士
感谢您为本站写下的评论，您的评论对其它用户来说具有重要的参考价值，所以请认真填写。
- 类似“顶”、“沙发”之类没有营养的文字，对勤劳贡献的楼主来说是令人沮丧的反馈信息。
- 相信您也不想看到一排文字/表情墙，所以请不要反馈意义不大的重复字符，也请尽量不要纯表情的回复。
- 提问之前请再仔细看一遍楼主的说明，或许是您遗漏了。
- 请勿到处挖坑绊人、招贴广告。既占空间让人厌烦，又没人会搭理，于人于己都无利。
关于好例子网
本站旨在为广大IT学习爱好者提供一个非营利性互相学习交流分享平台。本站所有资源都可以被免费获取学习研究。本站资源来自网友分享，对搜索内容的合法性不具有预见性、识别性、控制性，仅供学习研究，请务必在下载后24小时内给予删除，不得用于其他任何用途，否则后果自负。基于互联网的特殊性，平台无法对用户传输的作品、信息、内容的权属或合法性、安全性、合规性、真实性、科学性、完整权、有效性等进行实质审查；无论平台是否已进行审查，用户均应自行承担因其传输的作品、信息、内容而可能或已经产生的侵权或权属纠纷等法律责任。本站所有资源不代表本站的观点或立场，基于网友分享，根据中国法律《信息网络传播权保护条例》第二十二与二十三条之规定，若资源存在侵权或相关问题请联系本站客服人员，点此联系我们。关于更多版权及免责申明参见 版权及免责申明
网友评论
我要评论